![[2주 합성 실습 챌린지 2기] 실무환경(Synopsys Design Compiler) RTL 합성 체험하기](https://cdn.inflearn.com/public/files/courses/340125/cover/01kd2fq5b8cxnazn8rt1rgj2k5?w=420)
[2주 합성 실습 챌린지 2기] 실무환경(Synopsys Design Compiler) RTL 합성 체험하기
모집 일정: 2026-01-06(화) ~ 2026-01-19(월) 선착순 5명 마감 강의 일정: 2026-01-20(화) ~ 2026-02-02(월) 내용: HDL로 기술된 RTL 수준의 디지털 회로 설계 코드를 논리 게이트로 변환하는 과정을 실습
모집 일정: 2026-01-06(화) ~ 2026-01-19(월) 선착순 5명 마감 강의 일정: 2026-01-20(화) ~ 2026-02-02(월) 내용: HDL로 기술된 RTL 수준의 디지털 회로 설계 코드를 논리 게이트로 변환하는 과정을 실습
![[2주 합성 실습 챌린지 1기] 실무환경(Synopsys Design Compiler) RTL 합성 체험하기](https://cdn.inflearn.com/public/files/courses/339654/cover/01kd4msfagd2e2k3jff2ywc124?w=420)
모집 일정: 2025-12-23(화) ~ 2026-01-05(월) 선착순 5명 마감 강의 일정: 2026-01-06(화) ~ 2026-01-19(월) 내용: HDL로 기술된 RTL 수준의 디지털 회로 설계 코드를 논리 게이트로 변환하는 과정을 실습