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설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)

fsm_counter

279

ece

작성한 질문수 7

1

맛비님 강의 잘 듣고 있습니다.

 

fsm으로 counter모듈을 제어하는 실습을 따라해보면서 시뮬레이션을 확인했는데,

코드를 그대로 시뮬레이션을 돌렸는데

<그림 1. 문제상황 (확대)>

다음과 같은 상황이 발생합니다.

<그림2. 문제상황 (축소)>

그림2는 위 그림1을 축소한 모습입니다. 보시는 바와 같이 i_run값도 정상동작하고 reset_n값이 변경되는 것도 정상인데 왜 cnt_always값에 파형이 찍히지 않는 것일까요?

 

그래서 이를 어쩌면 좋지... 하다가 testbench 코드를 복붙해서 0~99 이후 한번더 0~99가 잘 되는지 test해보았습니다.

그랬더니 놀랍게도 파형이 보이더라구요.. 이로써 코드문제가 아님을 확인했습니다. (당연히 아닐거라고 생각했지만...)

<그림3. 두번째 상황 정상파형 확인 (축소)>

이런식으로 두번째 reset_n값과 i_run 값을 준 상태에서는 0부터 1 2 3 4 ... 99 까지 작동하는 것을 확인할 수 있었습니다.

<그림4. 두번째 상황 정상파형 확인 (확대)>

 

Q. 왜 위와 같은 상황이 발생하는 것일까요?.. 왜 77부터 시작하는것일까요? , code문제가 아님에도 이렇게 동작하는 이유가 있는걸까요? 궁금한데 혹시 맛비님은 이유를 알고 계실까요..ㅠㅠ

임베디드 fpga verilog-hdl

답변 1

0

설계독학맛비

안녕하세요 :)

제가 드린 코드+환경 에서도 그런지 궁금하네요.

비교해보실 수 있을까요? (저도 신기해하는중)

0

ece

헉 빠른 확인 감사드립니다.

맛비님 말씀대로 실행시켜본결과

image

리눅스 환경에서는 정상적으로 파형이 나오는 것을 확인할 수 있었습니다.

글쓰기 전에는 왜 맛비님 말씀대로 해볼 생각을 못했을까욥.... 그러면 뭔가 윈도우즈 환경에서만의 문제? 같은것으로 추정되는데 이유는 잘 모르겠습니다...

0

설계독학맛비

Windows 환경은 저도 잘 모르겠네요;; (왜 안되지....?)

해결되셨다니 다행입니다. 즐공하세요 :)

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