Reset에 대해서 질문드립니다.

Question

안녕하세요 맛비님   제가 이해한 것으로는   Sync_reset은 clock으로 reset의 값이 달라질 수 있는 reset이고,   Async_reset은 clock에 제한받지 않고, reset의 값이 달라질 수 있는 reset으로 이해했습니다.   그래서 sync_reset은 always @(posedge clk or posedge sync_reset)이 아닌 always @(posedge clk) 이 사용된다고 알고 있습니다.   그런데, 실제로 verilog code를 하다보면 always @(posedge clk or posedge sync_reset) 이런 꼴이 많이 나오는데,   실제로 동기 리셋보다 비동기 리셋을 써야하나요?   그렇다면 그 이유가 무엇인지 궁금합니다.       - 강의 내용외의 개인 질문은 받지 않아요. (개인 과제, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..) - 저 포함, 다른 수강생 분들이 함께보는 공간입니다. 보기좋게 남겨주시면 좋은 QnA 문화가 될 것 같아요. (글쓰기는 현업에서 중요한 능력입니다!) - 학습 관련 질문을 남겨주세요. 상세히 작성하면 더 좋아요! - 먼저 유사한 질문이 있었는지 검색해보세요. - 서로 예의를 지키며 존중하는 문화를 만들어가요. - 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.

설계독학맛비 · Answer

안녕하세요 :) 다음 링크 참고 부탁드려요. https://aifpga.tistory.com/entry/Verilog-HDL-QA-021-reset%EC%9D%84-negative%EB%A1%9C-%EC%A3%BC%EC%8B%9C%EB%8A%94-%EC%9D%B4%EC%9C%A0%EA%B0%80-%EB%AD%90%EC%A3%A0-positive%EC%97%90%EB%8A%94%EC%9D%B4%EB%AF%B8-clk%EC%9D%B4-%ED%95%A0%EB%8B%B9%EB%90%98%EC%9E%88%EC%96%B4%EC%84%9C%EA%B7%B8%EB%9F%B0%EA%B0%80%EC%9A%94   ps. 주말인데 쉬엄쉬엄 하기.. (과도한 질문은 제가 벅차네요. 저는 한명이고 수강자는 다수입니다. 소수정예질문 부탁드려요. 저도 편하게 쉬고싶네요... ㅠ 최근들어 스트레스를 많이 받는중입니다.)