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설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)

[HDL 16장] HW 의 동작을 제어하는 FSM 을 이해해보자. (실습편)

c_state와 n_state의 F/F, Latch

362

sam716

작성한 질문수 10

1

안녕하세요 맛비님
 
c_state는 clk과 reset의 신호에 따라, 값을 저장 + 출력할 수 있으므로 F/F 이라고 생각했지만,
 
n_state는 i_run과 같은 clk 신호에 따라 변하지 않는 값에 의해서 변할 수 있습니다.
그러면 n_state는 latch라고 봐야하나요?
그런데 latch를 방지하기 위해 n_state = IDLE로 설정하였는데, n_state는 무엇으로 봐야할까요??
 
 
 
 
- 강의 내용외의 개인 질문은 받지 않아요. (개인 과제, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..)
- 저 포함, 다른 수강생 분들이 함께보는 공간입니다. 보기좋게 남겨주시면 좋은 QnA 문화가 될 것 같아요. (글쓰기는 현업에서 중요한 능력입니다!)
- 학습 관련 질문을 남겨주세요. 상세히 작성하면 더 좋아요!
- 먼저 유사한 질문이 있었는지 검색해보세요.
- 서로 예의를 지키며 존중하는 문화를 만들어가요.
- 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.

f/f fpga latch 임베디드 verilog-hdl

답변 1

0

설계독학맛비

안녕하세요 :)

그러면 n_state는 latch라고 봐야하나요?
Combinational logic 입니다. (강의를 한번더 보는 것을 추천)
 
그런데 latch를 방지하기 위해 n_state = IDLE로 설정하였는데, n_state는 무엇으로 봐야할까요??
위의 답변과 같습니다.
 
 
즐공하세요 :)

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