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설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)

[HDL 2장] Testbench 와 DUT (Design Under Test) 란?

./build 에러가 발생합니다

281

929ok

작성한 질문수 3

1

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어진 파일로 ./build를 돌렸는데 에러가 발생했습니다.
원인을 도저히 모르겠어서 이렇게 질문 드립니다.
다음과 같이 코드 그대로 ./build를 했는데 30번째 줄에서 에러가 발생했습니다.
testbench 파일도 그대로 진행해서 오류를 모르겠습니다.

fpga 임베디드 verilog-hdl

답변 1

0

설계독학맛비

안녕하세요 :)

제가 드린 코드에서는 Error 가 발생할 가능성은... 거의 0.. 에 수렴한다 생각을 하구요.

질문자님께서 직접 보시고 타이핑 해서 발생하는 Error 다 예상하고 있습니다. (맞...죠..?) 혹은... editing 을 하셨거나..?

메세지를 보시면, 30 번째 라인에 '~' 가 있다고 하네요.

확인해보세요. Syntax Error 는 Error 메세지를 보시는게 전부입니다.

못찾겠다하시면, 제가 드린 코드를 사용 부탁드려요. (압축푸셔서 editing 없이 바로 빌드)

즐공하세요 :)

0

설계독학맛비

참고로 제가 드린 코드에서는 30번째 라인은 없습니다. (소오름..)

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