inflearn logo
강의

강의

N
챌린지

챌린지

멘토링

멘토링

N
클립

클립

로드맵

로드맵

지식공유

설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)

[HDL 20장] Internal Memory Interface 에 대해 이해해보자 (FPGA 의 BRAM 을 이해하기 - 실습편)

Vivado RTL design schematic view

1602

kjw950420

작성한 질문수 2

1

안녕하세요 좋은 강의 잘 듣고 있습니다.

실습을 진행하면서 다양한 Verilog 코드들을 직접 작성해볼 수 있었습니다. 

이러한 코드들을 vivado에서 block diagram으로 변경하고자 하는데 어려움이 있어서 질문드립니다.

Q ./build를 실행한 후 나타나는 gui에서 Verilog 코드를 block diagram으로 변경할 수 있는 방법이 있는지 알고 싶습니다. (flow navigator에서 schematic을 확인할 수 있다고 하는데 gui에서는 찾을 수가 없어서 다른 방법이 있는지 알고 싶습니다.)

감사합니다.

schematic 임베디드 fpga verilog-hdl

답변 1

0

설계독학맛비

안녕하세요 :)

리눅스의 명령어상에서 확인하는 방법은 저도 모르겠구요.

vivado 프로젝트 gui 상에서 확인은 가능하세요. 

예전에 다룬적이 있구요. 해당 링크의 영상에서

https://youtu.be/PolHorMOLek

6분 50초 

부터 확인해보세요. 즐공하세요 :)

Chapter 16 FSM 관련 질문

1

42

2

강의 환경(linux) 관련 질문

1

49

2

Arty Z10 관련 문의

1

46

2

13장 파이프라인 질문 드립니다.

1

85

2

Ubuntu 20.04.5 설치관련 문의드립니다

1

95

2

git hub 404 error 도움 부탁드립니다.

1

66

2

latency 개념 구현

1

144

3

비바도 all os버전

1

117

2

초기화를 reset_n 이 '1'일 때가 아닌 '0' 일 때 실행시키는 이유 질문

1

131

2

다운로드용량

1

105

2

비바도리눅스설치

1

117

2

전체path복사넣기

1

90

2

Vivado 2025.2 리눅스 설치 후 실행 에러와 솔루션 (libxv_commontasks.so)

1

255

2

explorer.exe오류

1

159

3

mobaxterm설치오류

1

135

2

./build시, waveform 'divide color' 사용

1

83

2

Latch와 관련하여 (Time borrowing, Latch-based design)

1

206

2

clean 명령어가 안되는데, 따로 저장해줘야 하는지 궁금합니다.

0

89

1

안녕하세요 설치 관련 질문 드립니다.

1

99

3

16장 mealy 설계.

1

105

2

14장 Cycle 관련, Testbench 코드.

1

108

2

21강(16장) 초기값 설정이 적용되는 시점 질문

1

85

1

20강(15장) - 밀리 머신 관련하여 질문 드립니다.

1

91

2

build에러 질문

0

87

2