FPGAにUARTを実装する

この講義では、AMD FPGAとTEMAC IPを利用してGigabit Ethernet通信システムを設計する方法を紹介します。VivadoでTEMAC IPを生成・設定し、Topモジュールと接続して、1GbpsのEthernetフレーム送受信が可能なハードウェアシステムを設計します。Ethernetプロトコルの基本概念、フレーム構造、デバッグ方法（ILA、Wiresharkなど）もともに学習します。ARP応答およびUDP送信RTLを設計し、PCで性能を測定します。

本講義では、FPGAの基本概念と動作原理を理解し、FPGAが持つ利点およびASICとの違いを検討します。続いて、FPGA設計プロセスとFPGA詳細設計分野について説明します。FPGA開発ツールの種類と役割を学び、AMD FPGA開発ツールであるVivadoのインストールを行います。 簡単な例題デザイン実習を通じて、FPGA設計過程を経験します。

実務者と一緒に Verilog HDL を使用して、非メモリ半導体の設計の基本的な知識と経験を積んでみましょう。

Verilogの文法は学んだものの、「それで何を作ればいいのか？」で立ち止まっている方のための講座です。FPGAボード1枚で、デジタル時計、超音波距離センサー、OLEDディスプレイ、リアルタイムカメラ映像まで、4つのハードウェアを直接設計します。出力から入力・制御、ディスプレイ、映像へと難易度を上げながら、目に見える成果物を作ることでデジタル設計を体得します。半導体業界30年の経歴を持つ現職教授が、実際のFPGAで検証済みの内容だけを教えます。

この講義では、AMD FPGAとTEMAC IPを利用してGigabit Ethernet通信システムを設計する方法を紹介します。VivadoでTEMAC IPを生成・設定し、Topモジュールと接続して、1GbpsのEthernetフレーム送受信が可能なハードウェアシステムを設計します。Ethernetプロトコルの基本概念、フレーム構造、デバッグ方法（ILA、Wiresharkなど）もともに学習します。ARP応答およびUDP送信RTLを設計し、PCで性能を測定します。

本講義はDDR Memory Arbiterを実装します。

本講義では、DDR Memory Arbiterを実装します。

CPUを作ろうと決心すると、たいてい回路図から探し始めます。ところが、図面を広げた瞬間に答えられない質問が生じます。「このブロックはなぜここにあるべきなのか？」「レジスターを読み取るポートはなぜ2つなのか？」 答えはすべて命令にあります。命令が何を要求しているかを知れば、どのような回路が必要かが決まります。逆の順序では成り立ちません。 RISC-Vの講義はすでにいくつもあります。しかし、その多くはスライドに値を表示して「こうなります」と言って次に進んでしまいます。受講生はその値が正しいか確認する方法がありません。 この講義では、Python命令実行シミュレーターを一緒にお渡しします。run ADDと打てば、その場で機械語が組み立てられ、32ビットがフィールドごとに展開され、レジスターがどのように変わるかが画面に表示されます。教材のすべての数字はこのツールの実行結果であり、皆さんの画面で全く同じように再現されます。 商用デバッガーはライセンスが必要で、シミュレーターはインストールが壁になります。このツールはPythonさえあれば十分です。ボードも、ライセンスも、インストールも必要ありません。 RV32I命令40個を一つも漏らさず直接実行しながら、回路が何をすべきかを自ら見つけ出す過程です。

Season 1が実力点検と基礎固めだったとするならば、Season 2はただ「合格と転職」のためだけの実戦圧縮トレーニングです。 単なる文法やゲートレベルを超え、実際に大手企業や外資系の現場、そしてコーディングテストで頻出する最上位の高難易度モジュール（CDC、同期/非同期FIFO、AMBA APB、SPI、I2C、FIRフィルタなど）を直接設計してみます。 面接官の深掘りするような圧迫質問にも揺るがない、確かな設計能力が必要ですか？地方大学から外資系半導体企業への転職を成し遂げたETAの実戦ノウハウのすべてと、コーディングテストの決定版といえる問題たちをこの講義にすべて詰め込みました。最後のシーズン、あなたの転職フリーパスを完成させてください。

RISC-V命令の動作原理を出発点として、5段パイプライン構造の32ビットCPUを自ら設計し、Verilog RTLの実装からシミュレーション検証、FPGAでの実機動作までを完成させる実践的なCPU設計コースです。 RV32Iの40命令の中から、CPUの基本構造を学ぶために必要な14命令を選定し、TinyRV32Iを段階的に構築します。データパス、パイプラインレジスタ、ALUと制御回路、Branch、Hazard、Stall・Flush、Memory-Mapped I/Oなど、実際のCPUを構成する主要な構造を自ら設計・検証します。 講義で使用するVerilog RTL、Testbench、Assemblyプログラム、Memory Image、FPGA制約ファイルを提供し、最終的にはArty S7-25 FPGA上で、自ら設計したCPUにより実際のプログラムを実行します。 本コースはここで終わりではありません。TinyRV32Iを通じてCPUの基本構造を完成させた後、後続コースではRV32Iの40命令すべてをサポートするFull RV32I CPUへと拡張する、段階的なCPU設計シリーズへと続きます。