FPGAの基礎

講義紹介

このレッスンでは、FPGA（Field-Programmable Gate Array）の構造と設計フローの基本概念を習得し、実用的な観点から設計を構成するインターフェース設計とアルゴリズム設計の2軸を中心に詳細に取り上げます。初心者から実務者まで、FPGA設計を体系的に学びたい方のための入門講義です。

さらに、FPGA設計は本質的にASIC設計のフロントエンドプロセスと似ています。したがって、 ASIC設計に進入するための良い準備過程となります。実際にASICプロジェクトの初期にFPGAでプロトタイピングを先に行う場合もよく、ASICとFPGAの両方に上手なエンジニアが多い理由もこの共通基盤のためです。

学習目標

• FPGAとは何ですか、なぜ使用されるのかを理解してください。

• FPGA設計フローを段階的に学習する。

• インタフェース設計（クロック、I/O、メモリ、高速通信など）の重要な要素を把握する。

• アルゴリズムと並列処理構造（DSP、LUT、パイプライニング、FSMなど）を設計する概念を理解します。

• システムを統合的に構成する方法と注意点を理解してください。

• FPGA開発ツールを理解し、AMD FPGA開発ツールのインストール方法を理解します。

• FPGA内部コンポーネントであるCLBとメモリブロック、DSPなどの使用方法を学習する。

FPGAとは？

FPGA（Field Programmable Gate Array）は「現場でプログラム可能なゲートアレイ」という意味で、ユーザーがハードウェア回路構造を自由に構成できる半導体チップです。

• 再構成可能性：必要な動作に合わせてハードウェア回路を再プログラミング可能

• 活用分野：通信、信号処理、人工知能、ロボット制御、高速インタフェースなど

• コンポーネント： Logic Block、LUT、Flip-Flop、Clock Network、Block RAM、DSP Sliceなど

FPGA設計フロー(Design Flow)

1. 要件の定義

   • 何を実装するか、機能、パフォーマンス、入出力条件を明確に定義

2. RTL設計

   • Verilog HDL、system-verilog、VHDLなどのハードウェア技術言語で設計

3. 機能シミュレーション(Functional Simulation)

   • 設計ロジックが要件を満たしているかどうかをシミュレーションで確認する

4. 合成(Synthesis)

   • RTLコードを実際のゲートレベル回路に変換

5. 配置と配線(Place & Route)

   • FPGAの実際のリソース（LUT、FF、DSPなど）に設計を配置

6. ビットストリーム生成 (Bitstream Generation)

   • FPGAが認識できる構成データの生成

7. プログラミングとデバッグ

   
   

   • FPGAにダウンロードして動作確認、必要に応じて修正

FPGA設計の詳細分野

1. インターフェース設計

   • 入出力I/Oとバッファ、クロック構造、Gigabit Transceiver、Memory Interfaceの理解が必要。

     
     

2. アルゴリズムと並列処理設計

   • DSP活用、カスタムロジック設計、FSM設計

   • Pipeliningと並列処理設計が重要です。

FPGA設計ツール

1. 主要デバイスメーカーの設計ツール

   1. AMD FPGA: Vivado, Vitis

   2. Intel FPGA: Quartus

2. 主な機能

   1. HDLコード作成/シミュレーション/合成

   2. デザイン制約の設定(XDC、SDCなど)

   3. Timing AnalysisとBitstreamの作成

   4. オンチップデバッグ

3. Vivado + Vitis Workflow

   1. Vivado：ハードウェア設計

   2. Vitis：ソフトウェア設計

      
      

Vivadoのインストール

1. VivadoとVitisはAMD FPGAの開発に求められる基本的なツール。

2. AMD Siteでアカウントを作成し、必要なバージョンをダウンロードする必要があります。

   1. Standardバージョンは無料で利用可能ですが、一部のデバイスサポートが制限されています。

   2. ロジックサイズが大きいデバイスほどPCに容量の大きいメモリが要求される。

3. インストール

   1. 100GB以上のハードディスク容量が必要です。

   2. 1～2時間以上かかります。

LED Blinking(例)

1. system-verilogを利用し、clock divisionとRTLを利用して、1秒間隔でtoggleされるLEDを設計。

2. テストベンチを作成し、シミュレーションを進めます。

3. XDCファイルに制約を割り当てます。

4. Synthesis と Implementation の進行。

5. ILA へのデバッグ信号の追加。

6. FPGAプログラムとテスト。

FPGA内部コンポーネント

1. CLB(Configurable Logic Blocks)

2. Memory

3. DSP