inflearn logo
강의

講義

知識共有

Basic SystemVerilog Testbench(回路設計検証)

Verification FlowとVerification Goalの理解

mission1 질문

解決済みの質問

60

eunhoson7996

投稿した質問数 5

0

  1. mission1 는 몇번 강의까지 듣고 할수 있는건가요? EDA 를 하다가 갑자기 APB 가 나와서 당황스럽습니다.

  2. 미션1을 verilog style 로 작성하라는게 EDA 에서 작성하라는건가요?

  3. 대체적으로 강의가 자세하지 않아 이해하기 어렵습니다. SystemVerilog_TB_EDAPlayground_사용방법 처럼 절차적으로 설명이 되면 잘 따라갈수 있을것 같습니다.

verilog-hdl system-verilog verification system-verilog-dpi

回答 3

0

MetaEncore

eunho.son 님,

이 질문에 답변이 되셨는지요? 일단 "해결" 상태로 전환해 놓겠습니다.

더 질문이 있으시면 새로 질문 올려 주셔도 됩니다. 감사합니다.

0

MetaEncore

eunho.son님,

인터넷에 있는 개발자를 위한 Verilog/SystemVerilog - WikiDocs 와 같은 자료를

참조해 보시는 것도 좋을 것 같습니다.

0

MetaEncore

eunho.son 님,

당황스러우실 수 있습니다.

본 강의는 강의 소개 자료에 언급 드린 대로 선수 지식이 필요한 강좌 입니다.

Verilog를 사용해서 design과 간단한 검증을 해 본 경험자를 대상으로 작성되었습니다.

Mission 1은 그래서 verilog를 사용해 보신 분이라면 자연스럽게 하실 수 있는 부분이라서

Section-1의 미션으로 넣은 것입니다.

섹션들을 시작하시기 전에 verilog를 사용한 study를 조금 하시면 도움이 되실 것 같습니다.

커뮤니티에 질문을 주시면 도움 드리도록 하겠습니다.

EDAPlayground 사용하신다면 EDAPlayground를 사용해서 verilog style로 조금 연습을 해 보신 다음에 시작하시면 어떨까 합니다.

[HDL 32장-2부] 참고 링크 관련

1

36

2

강의 만료일 연장 신청

0

33

2

기초예제 파일 불러오기 문의

0

26

2

Zybo 환경에서 PL RTL UART 보드 검증 방법

0

31

2

혹시 별도의 자료가 있나요?

0

34

2

queue assignment pattern 문의 건

0

33

1

Mission 5 문의 건

0

46

2

Zynq z7 FPGA single-ended 관련

0

40

1

강의자료 PDF 어떻게받나요?

0

43

2

강의 ppt 자료 요청건

0

57

2

미션tree

0

41

3

강의7 질문

0

47

2

Verilog Testbench DB 원본

0

50

1

Inline constraints 관련 질문

0

45

1

SystemVerilog Interface - 1에서 modport 관련 질문

0

60

1

FIFO read sequence waveform 관련 문의

0

85

2

EDAPlayground에서 코드 찾기

0

82

2

섹션 3. 20 DPI 이해하기 에서 DPI-C : Compile and Debug 부분 질문 입니다.

1

115

2

미션 3 로그 결과 문의

0

80

2

영상이 이상합니다.

0

79

1

sv에서 class에 대한 질문입니다.

1

63

1

'fork-join_none'으로 시작된 백그라운드 스레드의 종료는 어떻게 관리되나요?

0

70

1

SystemVerilog 내 program 이 top module 의 역할을 하는건가요?

2

122

2

강의문의

1

89

1