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Basic SystemVerilog Testbench(回路設計検証)

Verilogテストベンチの作成方法

Verilog Testbench DB 원본

解決済みの質問

61

eunhoson7996

投稿した質問数 5

0

DB 를 다운받아서 보라고 하셨는데 DB 는 어디에 있나요?

verilog-hdl system-verilog verification system-verilog-dpi

回答 1

0

MetaEncore

eunho.son 님,

안녕하세요.

섹션 1에 있는 "9. [다운로드] DUT 예제와 Mission 을 위한 환경" 에 들어가셔서

자료 다운로드 받으시면 됩니다.

FIFO 질문

0

17

2

cache관련 질문 드립니다

0

37

1

수업자료내 출처 문의 드립니다.

0

31

2

보드 관련 질문 드립니다.

1

52

2

34장의 맛비 패턴 generator 관련 질문입니다!

1

52

2

34장과 35장에서 설계한 IP는 DDI의 구조를 설계한 것인가요?

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53

1

환경설정 문

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2

queue assignment pattern 문의 건

0

53

1

Mission 5 문의 건

0

80

2

강의 ppt 자료 요청건

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87

2

미션tree

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60

3

강의7 질문

0

69

2

mission1 질문

0

68

3

Inline constraints 관련 질문

0

57

1

SystemVerilog Interface - 1에서 modport 관련 질문

0

69

1

FIFO read sequence waveform 관련 문의

0

92

2

EDAPlayground에서 코드 찾기

0

89

2

섹션 3. 20 DPI 이해하기 에서 DPI-C : Compile and Debug 부분 질문 입니다.

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125

2

미션 3 로그 결과 문의

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90

2

영상이 이상합니다.

0

90

1

sv에서 class에 대한 질문입니다.

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73

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'fork-join_none'으로 시작된 백그라운드 스레드의 종료는 어떻게 관리되나요?

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SystemVerilog 내 program 이 top module 의 역할을 하는건가요?

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