[2週間合成実習チャレンジ 第4期] 実務環境(Synopsys Design Compiler) RTL合成体験 ⚡️

SystemVerilog（システムベリログ）の基本文法とSystemVerilogのクラス（Class）を使用したテストベンチ（Testbench）設計技法を習得することができます。 また現場で使用されるEDA ToolであるSynopsys社のVCSを活用してハードウェア回路設計検証の全体基礎サイクルを経験し学ぶことができます。 関連検索語 システムベリログ、システムベリログ、SystemVerilog、ベリログ、ベリログ、Verilog、SOC、回路設計、回路検証、検証、Verification、チップ設計、チップ検証、Samsung電子、SK Hynix、新入教育、社内教育、Synopsys、VCS、半導体、就職、経歴、ファブレス

半導体チップはどのような段階を経て設計・製造されるのでしょうか。 PI(Physical Implementation) / PD(Physical Design)職務で必要とされる論理回路の基本概念と、チップ設計フロー（Chip Design Flow）について一歩ずつ確認し、現場でデジタルチップ回路設計に使用されるツールを基に、合成プロセスの主要な概念について見ていきます。

本講座を通じてUVM Class libraryについて理解し、UVMを使用したTestbench設計技法を習得することができます。