inflearn logo
강의

講義

知識共有
inflearn logo
Challenge
募集中
Hardware

/

Semiconductor

[2週間合成実習チャレンジ 第9期] 実務環境（Synopsys Design Compiler）でのRTL合成

募集日程: 2026-09-07 ~ 2026-09-21 講義日程: 2026-09-22 ~ 2026-10-05 内容: HDLで記述されたRTLレベルのデジタル回路設計コードを論理ゲートに変換するプロセスを実習します

EDA
digital-logic
vlsi
soc
asic

17개 수업 학습

질문하고 즉시 답을 얻어요.

MetaEncore님과 함께해요!

インフラン認証

198

受講生

27

受講レビュー

36

回答

4.7

講座評価

12

講座

AI（Artificial Intelligence）やIoT（Internet of Things）などの特定用途向けチップ（ASIC、application-specific integrated circuit）に対する市場の需要は高まっており、実際に多くのチップが設計されていますが、実際の生活の変化にまでつながるケースはまれです。

多くのASIC設計には機能上の誤りがあったり、計画していた性能条件を満たせなかったりするためです。優れた半導体を開発し、私たちの生活をより豊かにするためには、大規模化・複雑化した設計に対応できる高度な機能検証および性能検証を提供するサービスが必要です。メタアンクォールは、そのようなサービスを提供することで、人々の役に立つ半導体が増えることを目指す会社です。

もっと見る
인프런9기

*募集、講義日程の確認必須

*講義申込後、アンケートの回答必須

ご確認ください！

  • 本講義はSynopsysツールの2週間使用権が含まれた、ツールの使い方を中心とした講義です。

  • Synopsysツールは通常、現職の就業者のみが使用できるツールですが、

    今回のチャレンジ講義の受講生に限り、実際に使用してみる機会をご提供します。


  • お申し込み後、アンケートへの回答を必ずご記入いただくことで、ツールの使用権を提供できます。

[2週間合成実習チャレンジ 第9期]

募集期間：2026-09-07 ~ 2026-09-21 午後5:00

講義日程：2026-09-22 午前9:00 ～ 2026-10-05 午後5:00

*講義日程とDesign Compiler Toolの使用権期間は同一です。


合成（Synthesis）

合成とは？

  • VerilogのようなHDLで記述されたRegister Transfer LevelのDesignをGate Levelに変換する

  • 変換過程でSynopsys Design Constraintという制約に合わせてDesignを最適化する

  • 最終的にFoundryから提供されるStandard cellにMapping


合成経験の重要性

説得力のある自己紹介書を作成する

業界では、合成およびタイミング検証の経験がある新入社員が求められています。
しかし、合成を経験するには多くの費用と時間がかかります。
業界では経験が求められますが、オフラインの教育課程も競争率が高いのが現状です。
本講義では、実務で使用する環境をそのまま再現した教育環境を提供します。
実務で最も多く使用されているSynopsys社のDesign Compilerを使用します。
本講義を通じて、オフラインの教育課程の選考や就職市場で競争力のある自己紹介書を作成できるようになります。

韓国初の合成実習オンライン講座

合成実習講義で扱うこと

  • セクション1. 実習環境の準備


    • 5分以内に実習環境を整えられます。

  • セクション2. 実習デザインの準備

    • 提供されたHDL codeで記述されたRTL DesignをToolに読み込む方法の実習

    • 読み込んだRTL Designをチェックする手順の実習

    • 各Objectにアクセスするための方法の実習

  • セクション3. Synopsys Design Constraintsの記述

    • デジタル回路の要であるClockの宣言演習

    • Chip外部環境のモデリング実習

    • 基本的なタイミング検証の変形および例外事項の実習

  • セクション4.

    • Gate LevelへのCompileのための準備実習

    • Compileの進行演習および比較

    • Compile後に確認すべきReportの実習

合成実習講義を通して得られること

  • 実務で使用する環境と、最も多く使用されているDesign Compilerを体験します。

  • 自己紹介書の差別化を図りながら、競争力を身につけることができます。


準備事項

  • 言語で設計された回路を'実体'のあるGateにMappingするプロセスであるため、以下の前提知識が必要です。

    • デジタル論理回路

    • CMOSの動作原理

    • Verilog言語に関する基礎知識

    • 【インフラン講義】Basic Design Synthesis Trainingを先に受講することをおすすめします。
      https://inf.run/XkbCP

  • Linux環境

    • 実務ではLinux環境を使用します。

    • Windowsとは異なり、主にコマンドを入力してコンピューターとやり取りする方式です。

    • Linuxで使用する主なコマンドを知っていると役立ちます。

  • EDA toolとやり取りするためのTCL

    • インタープリタ方式の言語であり、EDA toolのほとんどはTCL interfaceで動作します。


    • デジタル回路設計の分野で就職したいのであれば、時間を見つけて勉強しておくとよいでしょう。


講義に関連する学習内容の参考サイト

  • PI / PD分野で最も多く使用されているスクリプト言語であるTCL

9월

21일

챌린지 시작일

2026년 9월 21일 오후 03:00

챌린지 종료일

2026년 10월 5일 오전 08:00

챌린지 커리큘럼

全体

17件 ∙ (3時間 7分)

講座資料（こうぎしりょう）:

챌린지 전용 수업

챌린지에서 배워요

  • Linux環境をはじめとする実務環境をあらかじめ体験する

  • 実務で最もよく使われるSynthesis Toolを体験してみる

  • たった一度の経験で、差別化された競争力のある自己PR文を作成可能

こんな方に
おすすめです

学習対象は
誰でしょう？

  • 就職活動を準備している方

  • 半導体設計・実装への業務変更を希望される方

前提知識、
必要でしょうか？

  • デジタル回路設計の基本的な流れ

  • Verilog HDL

  • 論理回路

  • [インフラン講座] Basic Design Synthesis Training（デジタル回路設計の実装）

취소 및 환불 규정
챌린지는 지식공유자가 설정한 수업 최소 정원이 충족되지 않을 경우, 폐강 안내가 고지되며 결제 내역이 자동취소됩니다.

MetaEncoreの他の講座

知識共有者の他の講座を見てみましょう！

Basic UVM Testbench（回路設計検証）講義サムネイル

Basic UVM Testbench（回路設計検証）

MetaEncore

￥54,380

初級 / Verilog HDL, system-verilog, uvm

5.0

(5)

ミッション
ミッション

本講座を通じてUVM Class libraryについて理解し、UVMを使用したTestbench設計技法を習得することができます。

初級

初級

Verilog HDL, system-verilog, uvm

Basic UVM Testbench（回路設計検証）講義サムネイル

Basic UVM Testbench（回路設計検証）

MetaEncore

￥54,380

初級 / Verilog HDL, system-verilog, uvm

5.0

(5)

ミッション
ミッション
Basic Design Synthesis Training (デジタル回路設計の実装)講義サムネイル

Basic Design Synthesis Training (デジタル回路設計の実装)

MetaEncore

￥40,785

入門 / EDA, digital-logic, vlsi, soc, asic

5.0

(6)

半導体チップはどのような段階を経て設計・製造されるのでしょうか。 PI(Physical Implementation) / PD(Physical Design)職務で必要とされる論理回路の基本概念と、チップ設計フロー（Chip Design Flow）について一歩ずつ確認し、現場でデジタルチップ回路設計に使用されるツールを基に、合成プロセスの主要な概念について見ていきます。

入門

入門

EDA, digital-logic, vlsi

Basic Design Synthesis Training (デジタル回路設計の実装)講義サムネイル

Basic Design Synthesis Training (デジタル回路設計の実装)

MetaEncore

￥40,785

入門 / EDA, digital-logic, vlsi, soc, asic

5.0

(6)

Basic SystemVerilog Testbench（回路設計検証）講義サムネイル

Basic SystemVerilog Testbench（回路設計検証）

MetaEncore

￥54,380

初級 / Verilog HDL, system-verilog, verification, system-verilog-dpi

4.8

(14)

ミッション
ミッション

SystemVerilog（システムベリログ）の基本文法とSystemVerilogのクラス（Class）を使用したテストベンチ（Testbench）設計技法を習得することができます。 また現場で使用されるEDA ToolであるSynopsys社のVCSを活用してハードウェア回路設計検証の全体基礎サイクルを経験し学ぶことができます。 関連検索語 システムベリログ、システムベリログ、SystemVerilog、ベリログ、ベリログ、Verilog、SOC、回路設計、回路検証、検証、Verification、チップ設計、チップ検証、Samsung電子、SK Hynix、新入教育、社内教育、Synopsys、VCS、半導体、就職、経歴、ファブレス

初級

初級

Verilog HDL, system-verilog, verification

Basic SystemVerilog Testbench（回路設計検証）講義サムネイル

Basic SystemVerilog Testbench（回路設計検証）

MetaEncore

￥54,380

初級 / Verilog HDL, system-verilog, verification, system-verilog-dpi

4.8

(14)

ミッション
ミッション

모집 인원 5명

￥13,595