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[2週間合成実習チャレンジ 第8期] 実務環境(Synopsys Design Compiler) RTL合成体験

募集日程：～ 2026-08-10 先着5名で締切 講義日程：2026-08-11 ～ 2026-08-24 内容：HDLで記述されたRTLレベルのデジタル回路設計コードを論理ゲートへ変換する過程を実習

EDA
digital-logic
vlsi
soc
asic

17개 수업 학습

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194

受講生

27

受講レビュー

35

回答

4.7

講座評価

12

講座

AI（Artificial Intelligence）やIoT（Internet of Things）などの特定用途向けチップ（ASIC、application-specific integrated circuit）に対する市場の需要は高まっており、実際に多くのチップが設計されていますが、実際の生活の変化にまでつながるケースはまれです。

多くのASIC設計は機能上の誤りがあったり、計画していた性能条件を満たせなかったりするためです。優れた半導体を作り、私たちの生活をより豊かにするためには、大規模化・複雑化した設計に対応できる高度な機能および性能検証を提供するサービスが必要です。メタアンコールは、そのようなサービスを提供することで、人々の役に立つ半導体が増えることを目指す会社です。

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*募集、講義日程の確認必須

*講義の申し込み後、アンケートへの回答必須

ご確認ください！

  • 本講義はSynopsysツールの2週間使用権が含まれた、ツールの使い方を中心とした講義です。

  • Synopsysツールは、一般的には現職の在職者のみが使用できるツールですが、

    今回のチャレンジ講義の受講生に限り、直接使用できる機会を提供いたします。


  • 申し込み後、アンケートを必ず作成していただくことで、ツール使用権の提供が可能となります。

[2週間 合成実習チャレンジ 8期]

募集日程: ~ 2026-08-10 午後5:00

講義日程: 2026-08-11 午前 9:00 ~ 2026-08-24 午後 5:00

*講義日程とDesign Compiler Toolの使用権の日程は同じです。


合成 (Synthesis)

合成とは？

  • VerilogのようなHDLで作成されたRegister Transfer LevelのDesignをGate Levelへ変換

  • 変換過程でSynopsys Design Constraintという制約条件に合わせてデザインを最適化

  • 最終的にファウンドリから提供されるスタンダードセルにマッピング


合成経験の重要性

説得力のある自己紹介書の作成

業界では、合成およびタイミング検証の経験がある新入社員が好まれます。
しかし、合成を経験するためには多くの費用と時間がかかります。
業界では経験が求められますが、オフラインの教育課程も競争率が高いです。
本講義は、実務で使用される環境をそのまま再現し、教育環境を提供します。
実務で最も多く使用されているSynopsys社のDesign Compilerを使用します。
本講義を通じて、オフライン教育課程の選抜や就職市場において競争力のある自己紹介書を作成できるようになります。

国内初の合成実習オンライン講座

合成実習講義で扱う内容

  • セクション1. 実習環境の準備


    • 5分以内で実習環境を整えることができます。

  • セクション2. 実習デザインの準備

    • 提供されたHDLコードで記述されたRTLデザインをツールに読み込む方法の実習

    • 読み込んだRTLデザインをチェックする工程の実習

    • 各オブジェクトにアクセスするための方法の実習

  • セクション3. Synopsys Design Constraints 記述

    • デジタル回路の核心であるクロック宣言の実習

    • チップ外部環境モデリング実習

    • 基本的なタイミング検証の変形および例外事項の実習

  • セクション4.

    • ゲートレベルへのコンパイルのための準備実習

    • コンパイル実行実習および比較

    • コンパイル後に確認すべきレポートの実習

合成実習講義を通じて得られるもの

  • 実務で使用される環境と、最も多く使用されているDesign Compilerを経験します。

  • 自己紹介書の差別化を図りながら、競争力を備えることができます。


準備事項

  • 言語で設計された回路を '実体' のあるゲートへとマッピングする工程であるため、以下の事前知識が必要

    • デジタル論理回路

    • CMOSの動作原理

    • Verilog言語に関する基礎知識

    • [Inflearn 講座] Basic Design Synthesis Trainingを先に受講することをお勧めします。
      https://inf.run/XkbCP

  • Linux環境

    • 実務ではLinux環境を使用します。

    • Windowsとは異なり、主にコマンドを入力してコンピュータと対話する方式です。

    • Linuxで使用する主要なコマンドを知っておくと役に立ちます。

  • EDAツールと対話するためのTCL

    • インタプリタ方式の言語であり、EDAツールはほとんどがTCLインターフェースで動作します。


    • デジタル回路設計の分野への就職を目指すなら、合間を縫って勉強しておくのが良いでしょう。


講義に関連する学習内容の参考サイト

  • PI / PD 分野で最もよく使われているスクリプト言語であるTCL

8월

11일

챌린지 시작일

2026년 8월 11일 오전 12:00

챌린지 종료일

2026년 8월 24일 오전 08:00

챌린지 커리큘럼

全体

17件 ∙ (3時間 7分)

講座資料（こうぎしりょう）:

챌린지 전용 수업

챌린지에서 배워요

  • Linux環境をはじめとする実務環境を事前に経験すること

  • 実務で最もよく使われる論理合成ツールを経験。

  • たった一度の経験で差別化および競争力のある自己紹介書の作成が可能

こんな方に
おすすめです

学習対象は
誰でしょう？

  • 就職準備をされている方

  • 半導体設計の実装への業務変更をご希望の方

前提知識、
必要でしょうか？

  • デジタル回路設計の基礎フロー

  • Verilog HDL

  • 論理回路

  • [Inflearn 講座] Basic Design Synthesis Training (デジタル回路設計の実装)

受講レビュー

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SystemVerilog（システムベリログ）の基本文法とSystemVerilogのクラス（Class）を使用したテストベンチ（Testbench）設計技法を習得することができます。 また現場で使用されるEDA ToolであるSynopsys社のVCSを活用してハードウェア回路設計検証の全体基礎サイクルを経験し学ぶことができます。 関連検索語 システムベリログ、システムベリログ、SystemVerilog、ベリログ、ベリログ、Verilog、SOC、回路設計、回路検証、検証、Verification、チップ設計、チップ検証、Samsung電子、SK Hynix、新入教育、社内教育、Synopsys、VCS、半導体、就職、経歴、ファブレス

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