Challenge
進行中
[2週間合成実習チャレンジ 第8期] 実務環境(Synopsys Design Compiler) RTL合成体験
募集日程:~ 2026-08-10 先着5名で締切 講義日程:2026-08-11 ~ 2026-08-24 内容:HDLで記述されたRTLレベルのデジタル回路設計コードを論理ゲートへ変換する過程を実習
EDA
digital-logic
vlsi
soc
asic
お知らせ
新しいお知らせがありません。
募集日程:~ 2026-08-10 先着5名で締切 講義日程:2026-08-11 ~ 2026-08-24 内容:HDLで記述されたRTLレベルのデジタル回路設計コードを論理ゲートへ変換する過程を実習
¥13,881