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[2週間の論理合成実習チャレンジ 第6期] 実務環境(Synopsys Design Compiler) RTL合成体験 ⚡
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[2週間の論理合成実習チャレンジ 第6期] 実務環境(Synopsys Design Compiler) RTL合成体験 ⚡

2週間で得られるもの

  • Linux環境をはじめとする現場の環境を事前に経験してみること

  • 実務で最も多く使用されているSynthesis Toolを経験。

  • たった一度の経験で、差別化され競争力のある自己紹介書が作成可能

5月19日 開始

14日

6月1日 完走

  • 第4期今回の開講
  • 授業17本

MetaEncore님과 함께해요!

201

受講生

27

受講レビュー

37

回答

4.7

講座評価

11

講座

AI（Artificial Intelligence）やIoT（Internet of Things）などの特定用途向けチップ（ASIC、application-specific integrated circuit）に対する市場の需要は高まっており、実際に多くのチップが設計されていますが、実際の生活の変化にまでつながるケースはまれです。

多くのASIC設計には機能上の誤りがあったり、計画していた性能条件を満たせなかったりするためです。優れた半導体を作り、私たちの暮らしをより豊かにするためには、大規模化・複雑化した設計に対応できる高度な機能・性能検証を提供するサービスが必要です。メタアンコールは、そうしたサービスを提供することで、人々の役に立つ半導体がより多く生み出されることを目指す会社です。

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募集/講義日程の確認必須
*講義申し込み後、アンケートへの回答必須

ご確認ください！

  • 本講義はSynopsysツールの2週間使用権が含まれた、ツールの使い方を中心とした講義です。

  • Synopsysツールは、通常は現職の従事者のみが使用できるツールですが、

    今回のチャレンジ講義の受講生に限り、直接使用できる機会を提供いたします。


  • お申し込み後、アンケートを必ず作成していただくことで、ツールの使用権の提供が可能になります。

[2週間合成実習チャレンジ 第6期]

募集日程：2026-05-05 午前 9:00 ~ 2026-05-18 午後 5:00

講義日程：2026-05-19 午前 9:00 〜 2026-06-01 午後 5:00

*講義日程とDesign Compiler Toolの使用権日程は同一です。


合成 (Synthesis)

合成とは？

  • VerilogなどのHDLで記述されたRegister Transfer LevelのデザインをGate Levelに変換

  • 変換過程で Synopsys Design Constraint という制約条件に合わせて Design を最適化

  • 最終的にFoundryから提供されるStandard cellへマッピング


合成経験の重要性

説得力のある自己紹介書の作成

業界では、論理合成およびタイミング検証の経験がある新入社員を好みます。
しかし、合成を経験するためには多大な費用と時間がかかります。
業界では経験が求められますが、オフラインの教育課程もまた競争率が高いのが現状です。
本講義では、実務で使用される環境をそのまま再現した教育環境を提供します。
実務で最も多く使用されているSynopsys社のDesign Compilerを使用します。
本講義を通じて、オフライン教育課程の選抜や就職市場において、競争力のある自己紹介書を作成できるようになります。

国内初 合成実習オンライン講義

合成実習講義で扱う内容

  • セクション1. 実習環境の準備


    • 5分以内で実習環境を整えることができます。

  • セクション2. 実習デザインの準備

    • 提供されたHDLコードで記述されたRTL Designをツールに読み込む方法の実習

    • 読み込んだRTL Designをチェックする工程の実習

    • 各オブジェクトにアクセスするための方法の実習

  • セクション3. Synopsys Design Constraintsの記述

    • デジタル回路の核心であるClock宣言の実習

    • Chip外部環境モデリング実習

    • 基本的なタイミング検証の変形および例外事項の実習

  • セクション4.

    • Gate Levelへのコンパイルのための準備実習

    • Compile進行の実習および比較

    • コンパイル後に確認すべきレポートの実習

合成実習講義を通じて得られるもの

  • 実務で使用される環境と、最も多く使われているDesign Compilerを経験します。

  • 自己紹介書の差別化を図りながら、競争力を備えることができます。


準備事項

  • 言語で設計された回路を「実体」のあるGateにマッピングする過程であるため、以下の予備知識が必要

    • デジタル論理回路

    • CMOS 動作原理

    • Verilog言語に関する基礎知識

    • [Inflearn講義] Basic Design Synthesis Trainingを先に受講することをお勧めします。
      https://inf.run/XkbCP

  • Linux環境

    • 実務ではLinux環境を使用します。

    • Windowsとは異なり、主にコマンドを入力してコンピュータと対話する方式です。

    • Linuxで使用する主要なコマンドを知っておくと役に立ちます。

  • EDAツールと対話するためのTCL

    • インタープリタ方式の言語であり、EDAツールのほとんどはTCLインターフェースで動作します。


    • デジタル回路設計の方向に就職したいのであれば、合間を縫って勉強しておくのが良いでしょう。


講義に関連する学習内容の参考サイト

  • PI / PD分野で最も多く使用されているスクリプト言語であるTCL

5월

19일

챌린지 시작일

2026년 5월 19일 오전 09:00

챌린지 종료일

2026년 6월 1일 오후 05:00

챌린지 커리큘럼

全体

17件 ∙ (3時間 7分)

講座資料:

챌린지 전용 수업

こんな方に
おすすめです

学習対象は
誰でしょう？

  • 就職活動中の方

  • 半導体設計実装へ業務変更を希望される方

前提知識、
必要でしょうか？

  • デジタル回路設計の基礎フロー

  • Verilog HDL

  • 論理回路

  • [Inflearn講義] Basic Design Synthesis Training (デジタル回路設計の実装)

受講レビュー

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취소 및 환불 규정
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