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【2週間合成実習チャレンジ 第3期】実務環境（Synopsys Design Compiler）RTL合成体験

募集日程：2026-02-04(水) ～ 2026-03-09(月) 先着5名で締切 講義日程：2026-03-10(火) ～ 2026-03-23(月) 内容：HDLで記述されたRTLレベルのデジタル回路設計コードを論理ゲートに変換する過程を実習

EDA
digital-logic
vlsi
soc
asic

17개 수업 학습

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MetaEncore님과 함께해요!

140

受講生

18

受講レビュー

21

回答

5.0

講座評価

7

講座

AI（人工知能）やIoT（モノのインターネット）など、カスタムチップ（ASIC、特定用途向け集積回路）に対する市場の要求は増え続けており、実際に多くのチップが設計されていますが、実質的な生活の変化にまでつながるケースは稀です。

多くのASIC設計が機能的にエラーがあったり、計画していた性能条件を満たせなかったりするためです。優れた半導体を作り、私たちの生活をより豊かにするためには、規模が拡大し複雑化した設計を扱える高度な機能および性能検証を提供するためのサービスが必要です。メタアンコール（MetaEncore）は、そのようなサービスを提供することで、人々に利益をもたらす半導体が増えることを目指している会社です。

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*募集日程、講義日程の確認必須

*講義申し込み後、アンケートへの回答必須

ご確認ください！

  • 本講義はSynopsysツールの2週間使用権が含まれた、ツールの使い方を中心とした講義です。

  • Synopsysツールは、通常は現職の担当者のみが使用できるツールですが、

    今回のチャレンジ講義の受講生に限り、直接使用できる機会を提供いたします。


  • お申し込み後、アンケートを必ず作成していただくことで、ツールの使用権の提供が可能になります。

[2週間合成実習チャレンジ 第3期]

募集期間：2026-02-04 午前 9:00 〜 2026-03-09 午後 5:00

講義日程：2026-03-10 午前 9:00 〜 2026-03-23 午後 5:00

*講義日程とDesign Compiler Toolの使用権日程は同一です。


合成 (Synthesis)

合成とは？

  • VerilogのようなHDLで記述されたRegister Transfer LevelのDesignをGate Levelに変換

  • 変換の過程で Synopsys Design Constraint という制約条件に合わせて Design を最適化

  • 最終的にFoundryから提供されるStandard cellへマッピング


合成経験の重要性

説得力のある自己紹介書の作成

業界では、論理合成およびタイミング検証の経験がある新入社員を好みます。
しかし、合成を経験するためには多大な費用と時間がかかります。
業界では経験が求められますが、オフラインの教育課程もまた競争率が高いのが現状です。
本講義では、実務で使用される環境をそのまま再現した教育環境を提供します。
実務で最も多く使用されているSynopsys社のDesign Compilerを使用します。
本講義を通じて、オフライン教育課程の選抜や就職市場において、競争力のある自己紹介書を作成できるようになります。

国内初 合成実習オンライン講義

合成実習講義で扱うこと

  • セクション1. 実習環境の準備


    • 5分以内に実習環境を整えることができます。

  • セクション2. 実習デザインの準備

    • 提供されたHDLコードで記述されたRTL Designをツールに読み込む方法の実習

    • 読み込んだRTLデザインをチェックする工程の実習

    • 各オブジェクトにアクセスするための方法の実習

  • セクション3. Synopsys Design Constraintsの記述

    • デジタル回路の核心であるClock宣言の実習

    • Chip外部環境モデリングの実習

    • 基本的なタイミング検証の変形および例外事項の実習

  • セクション4.

    • Gate Levelへのコンパイルのための準備実習

    • Compile実行の実習および比較

    • コンパイル後に確認すべきレポートの実習

合成実習講義を通じて得られるもの

  • 実務で使用される環境と、最も多く使用されているDesign Compilerを経験します。

  • 自己紹介書の差別化を図りながら、競争力を備えることができます。


準備事項

  • 言語で設計された回路を「実体」のあるGateへとマッピングする過程であるため、以下の予備知識が必要

    • デジタル論理回路

    • CMOSの動作原理

    • Verilog言語に関する基礎知識

    • [Inflearn講義] Basic Design Synthesis Trainingを先に受講することをお勧めします。
      https://inf.run/zZEaJ

  • Linux環境

    • 実務ではLinux環境を使用します。

    • Windowsとは異なり、主にコマンドを入力してコンピュータと対話する方式です。

    • Linuxで使用する主要なコマンドを知っておくと役に立ちます。

  • EDAツールと対話するためのTCL

    • インタープリタ方式の言語であり、EDAツールのほとんどはTCLインターフェースで動作します。


    • デジタル回路設計の分野で就職を目指すなら、合間を縫って勉強しておくのが良いでしょう。


講義に関連する学習内容の参考サイト

  • PI / PD分野で最も多く使われているスクリプト言語であるTCL

3월

10일

챌린지 시작일

2026년 3월 10일 午前 12:00

챌린지 종료일

2026년 3월 23일 午前 08:00

챌린지 커리큘럼

全体

17件 ∙ (3時間 7分)

챌린지에서 배워요

  • Linux環境をはじめとする実務環境をあらかじめ経験してみる

  • 実務で最も多く使用されているSynthesis Tool（論理合成ツール）を経験。

  • たった一度の経験で、差別化された競争力のある自己紹介書が作成可能

こんな方に
おすすめです

学習対象は
誰でしょう？

  • 就職活動中の方

  • 半導体設計実装へと業務変更を希望される方

前提知識、
必要でしょうか？

  • デジタル回路設計の基礎フロー

  • Verilog HDL

  • 論理回路

  • [Inflearn講義] Basic Design Synthesis Training (デジタル回路設計の実装)

受講レビュー

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취소 및 환불 규정
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SystemVerilog（システムベリログ）の基本文法とSystemVerilogのクラス（Class）を使用したテストベンチ（Testbench）設計技法を習得することができます。 また現場で使用されるEDA ToolであるSynopsys社のVCSを活用してハードウェア回路設計検証の全体基礎サイクルを経験し学ぶことができます。 関連検索語 システムベリログ、システムベリログ、SystemVerilog、ベリログ、ベリログ、Verilog、SOC、回路設計、回路検証、検証、Verification、チップ設計、チップ検証、Samsung電子、SK Hynix、新入教育、社内教育、Synopsys、VCS、半導体、就職、経歴、ファブレス

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