Verilog FPGA Program 6 - DDR Arbiter (Arty A7-35T)

Name: Verilog FPGA Program 6 - DDR Arbiter (Arty A7-35T)
Price: 110000 KRW
Rating: 5 (1 reviews)

본 강의는 DDR Memory Arbiter를 구현합니다.

(5.0) 수강평 1개

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DDR Arbiter
Image Frame Buffer

본 강의는 DDR Memory Controller의 마지막 단계인 Arbiter를 구현하는 내용입니다. ddr을 Image 데이터를 위한 frame buffer로 사용할 때, ddr access (read/write)가 겹치는 경우가 있습니다. 주로 입력과 출력의 Frame Rate이 다른 경우에 발생합니다. 이러한 경우에는 Arbiter를 설계해서 Access (Read/Write) Timing을 조절해 주어야 합니다. read, write request을 순차적으로 처리할 수 있도록 해야 합니다.

본 강의는 입력 Image의 Frame Rate와 출력 Image의 Frame Rate 가 다른 경우에, ddr Arbiter를 구현하여 ddr access가겹치지 않고 순차적으로 이루어질 수 있도록 구현합니다. 결과를 보드에 다운로드 하고 정상적으로 동작하는 것을 확인할 것입니다.

본문의 구성은 다음과 같습니다.

2장은 실습에 사용되는 Arty A7-35T 보드에 대해서 설명합니다.

3장은 대략적인 시스템 구성에 대해 설명합니다.

4장은 모듈별로 프로그램을 구현합니다.

5장은 Top Module을 구현하고, Simulation으로 결과를 확인합니다.

6장은 Bitstream을 생성하고 결과를 보드에서 확인합니다.

💾 수강 전 확인해주세요!

본 강의는 PDF 형태의 텍스트 강의로, 별도 영상을 제공하지 않습니다.
강의에 설명된 모드 소스 코드를 제공하여 드립니다.
Digilent 사에서 판매하는 Arty A7 개발 보드에서 실습을 진행합니다.

지식공유자 소개 ✒

저는 20여 년 동안 대기업, 중소기업에서 개발자로 일해왔고 현재는 작은 기업을 운영하고 있습니다. CCTV용 ISP(Image Signal Processing) ASIC을 개발하였고 OLED 검사 장비, DAQ (Data Acquisition System) 등 FPGA를 이용한 많은 제품을 개발하였습니다. FPGA뿐만 아니라 FW 개발 (STM32, PIC32, AVR, ATMEGA 등), 회로 설계, Windows Program 등 많은 경험을 갖고 있습니다. 그동안 제가 쌓아온 폭넓은 경험을 바탕으로 여러분의 학습에 도움이 되기를 소망합니다.

이런 분들께
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학습 대상은
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선수 지식,
필요할까요?

verilog
vivado
xilinx fpga

안녕하세요
alex입니다.

1,768

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수강생

개

수강평

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4.8

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강의 평점

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강의

저는 지난 20여년 동안 대기업, 중소기업에서 개발자로 일해왔고

현재는 작은 기업의 대표로 있습니다.

주요 경력사항은

Verilog HDL을 이용한 FPGA 설계
- CCTV용 ISP ASIC 개발 (약 10년)
- OLED Display 검사장비 개발 (약 3년)
- FPGA를 이용한 장비 개발
MCU FW
- STM32
- PIC32
- AVR, ATMEGA
- DSP (TI)
Windows Application Program
- Visual Studio MFC, C++

입니다.

커리큘럼

전체

103개

해당 강의에서 제공:

수업자료

섹션 1. 개요

4개

섹션 2. HW 구성

4개

5. HW 구성 - 0
6. HW 구성 - 6
7. HW 구성 - 7
8. HW 구성 - 8

섹션 3. 시스템 구성

3개

섹션 4. 프로그램 구현

69개

섹션 5. Top Module 구현

13개

섹션 6. Bitstream 생성 및 결과 확인

8개

섹션 7. 기타

2개

강의 게시일: 2025. 06. 03.

마지막 업데이트일: 2025. 06. 15.

수강평

전체

1개

5.0

1개의 수강평

haneuli
수강평 15
∙
평균 평점 5.0
2025. 06. 04.
5
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UART는 가장 기본적이며 널리 활용되는 시리얼 통신 방식으로, FPGA 설계를 처음 접하는 입문자에게 매우 적합한 학습 주제입니다. 본 강의에서는 UART의 통신 원리와 프레임 구조를 상세히 이해하고, 이를 기반으로 RTL(Register Transfer Level) 설계를 통해 송수신 로직을 직접 구현해보는 과정을 진행합니다. FPGA 상에서 UART를 구현함으로써 디지털 회로 설계 능력을 체계적으로 키우고, 시뮬레이션 및 검증을 통해 실제 하드웨어 수준에서 동작을 확인하는 경험을 쌓을 수 있습니다. 또한 Soft Processor인 MicroBlaze와 Xilinx UART IP를 활용한 방식도 함께 학습하여, 프로세서 기반의 시스템 설계 흐름 및 인터페이스 구성을 폭넓게 이해하게 됩니다. 이를 통해 논리 설계와 프로세서 설계를 아우르는 포괄적인 개발 역량을 갖출 수 있습니다.

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