AI ๊ธฐ๋ฐ ์๋ ๋ก๊ทธ/๋์งํธ ํ๋ก์ค๊ณ ์๋ํ ์ค๋ฌด - ํ์ LDO/AXI-Lite IP ์ค๊ณ์ ๊ฒ์ฆ
'์ผ์ฑ์ ์, SKํ์ด๋์ค ํ์ ' ์์ ์๊ตฌํ๋ 'AI ๊ธฐ๋ฐ ํ๋ก์ค๊ณ/๊ฒ์ฆ ์๋ํ' ์ค๋ฌด ๊ฐ์์ ๋๋ค. TSMC 180nm PDK ๊ธฐ๋ฐ LDO IP ์ค๊ณยท๊ฒ์ฆ ์๋ํ + AI ๊ธฐ๋ฐ AXI-Lite RTL ๊ตฌํ + Python/TCL/Batch Script Regression ์๋ํ ์ญ๋์ ์์ฑํฉ๋๋ค.
์๊ฐ์ 56๋ช
๋์ด๋ ์ค๊ธ์ด์
์๊ฐ๊ธฐํ ๋ฌด์ ํ
- ๋ฏธํด๊ฒฐ
quartus timing constraint slack๊ด๋ จ ์ง๋ฌธ
ํ์ต ์งํ๋์ค ์ ๊ณต๋ svํ์ผ๋ค๊ณผ sdc๋ฅผ ์ฌ์ฉํด์ report๋ฅผ ๋ณด์๋๋ฐ ๊ฐ์์ ๋ค๋ฅด๊ฒ negative slack์ด ๋ฐ์ํ์ง ์์ต๋๋ค slack์ ํด๊ฒฐํ๋ ๊ฒ๊น์ง ์๋ํด๋ณด๊ณ ์ถ์๋ฐ ์ด๋ป๊ฒ ํ๋ฉด ๋ ๊น์?
pythonsystem-veriloguvmbatch-scriptrtlghgh73082
ใป
20์๊ฐ ์
0
15
1
- ํด๊ฒฐ
16.์๋ฒ ๋๋๋ณด๋ schemetic ์ค๊ณ setup์ง๋ฌธ
symbol,footprint library์์ mixed signal๋ก ์ง์ ํ ํ์ผ์ ์ด๋์ ๋ค์ด๋ฐ์์์๋์?
pythonsystem-veriloguvmbatch-scriptrtlghgh73082
ใป
12์ผ ์
0
36
2
- ํด๊ฒฐ
์๋ํ ์ค์ต 2-2
์ฌ๋ ค์ฃผ์ tsmc018_MC.lib ๋ค์ด๋ฐ๊ณ run ํ๋๊น ์ด๋ฐ ์ค๋ฅ๊ฐ ๋์ค๋๋ฐ ์ด๋ป๊ฒ ํด์ผ ๋๋์?<img src="https://cdn.inflearn.com/public/files/posts/49d0
jyo
ใป
2๋ฌ ์
0
37
2
- ํด๊ฒฐ
์๋ํ ์ค์ต 2-2 ์๋ฃ ๋ฌธ์
[์๋ํ ์ค์ต 2-2] Monte Carlo PDK ๋ชจ๋ธ๋ง ๋ฐ ๋ชฌํ ์นด๋ฅผ๋ก ์๋ฎฌ๋ ์ด์ 50ํ ์งํํ๊ธฐ์๋ฃ์์ tsmc018_MC.lib ํ์ผ์ด ์์ด์ผ ๋ ๊ฑฐ ๊ฐ์๋ฐ<
pythonsystem-veriloguvmbatch-scriptrtloscar130
ใป
2๋ฌ ์
0
62
2
- ํด๊ฒฐ
EDA playground axi_lite simulation
<img src="https://cdn.inflearn.com/public/files/posts/f01007a7-0747-42e2-b16a-4df0a5eaa6e5/e6ed5235-2351-45c8-94b5-21526e6949b9.png" media-type="img"
pythonsystem-veriloguvmbatch-scriptrtl2023111762
ใป
2๋ฌ ์
0
51
2
- ํด๊ฒฐ
tb ์ค๋ฅ (iff)
์ ๊ณตํด์ฃผ์ testbench ํ์ผ์ synthesis ๋๋ฆฌ๋๋ค์๊ณผ ๊ฐ์ ์๋ฌ๊ฐ ๋์์ต๋๋ค. <p style="text-align: l
pythonsystem-veriloguvmbatch-scriptrtl์์ฑ์ ์์
ใป
2๋ฌ ์
0
47
2
- ํด๊ฒฐ
ํ๊ธ ์ฃผ์
์ ๊ณตํ์ ํ์ผ์ quartus์ ์ฌ๋ฆฌ๋ ํ๊ธ ์ฃผ์์ด ์ ๋์ค๋๋ฐ ํน์ ์ด๋ป๊ฒ ํด๊ฒฐํด์ผํ๋์?
pythonsystem-veriloguvmbatch-scriptrtl2023111762
ใป
2๋ฌ ์
0
67
2