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미해결
설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
안녕하세요 다운이 home/matbi/tools 에 설치가 되지 않고, home/tools 라는 폴더에 설치가 되고 있습니다. 이 경우는 어떻게 대처를 해야 하나요
해결됨
디지털 회로설계 실무 : Computer Architecture 와 SoC 프로토콜 Digital IP 설계하기
Q&A들을 보다보니 기존 수강자들도 수강기간을 무제한으로 변경 가능하다는 내용이 있어 수강기간 무제한으로 변경 요청드리고 싶습니다.
해결됨
[2주 합성 실습 챌린지 1기] 실무환경(Synopsys Design Compiler) RTL 합성 체험하기
안녕하세요 2주 합성 실습 챌린지 1기 수강생입니다. 제가 실습을 진행하려고 하니 다음과 같이 라이센스 문제가 발생했습니다. 혹시 해결해주실 수 있나요?
미해결
디지털 회로설계 실무 : Computer Architecture 와 SoC 프로토콜 Digital IP 설계하기
안녕하세요, 삼코치님. 강의 잘듣고 있는 수강생입니다. 다만 이 강의 수강기한이 무제한인 것으로 알고 있는데 제 계정에서는 2026.2.2에 만료된다고 나와서 문의드립니다. 무제한으로 변경하려면 어떻게 해야할지 문의드립니다. 감사합니다.
미해결
설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
안녕하세요 🙂 [1. 질문 챕터] : 16장 [2. 질문 내용] : 맛비님께서 moore(무어)설계를 바탕으로 mealy(밀리) RTL 설계를 진행하였습니다. fsm을 처음 접하면서 공부하고 설계하는거라 제가 생각하는 밀리설계가 맞는지 궁금합니다. 코드상 오류나 현업에서의 최적화 관점에서 검토 부탁드립니다. Simulation은 동일한 값을 보이는거 같습니다.
미해결
설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
안녕하세요 🙂 [1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요. 14장에 tb에 negedge clk 오류? [2. 질문 내용] : eg) 질문 내용을 자유롭게 작성해주시면 되겠습니다 🙂 14장에 53번째 negedge clk 오류? 로 인한 주석 처리 질문을 찾고 input과 ouput의 latency 3cycle로 동작을 확인하였습니다. 여기서, i_vaild와 o_vaild는 시작은 3cycle인데 마지막은 2.5cycle로 동작하는 거 같은데, 3cycle이 의도 된 동작이 맞는거죠? (58번줄 negedge clk도 삭제하고 sim하니 3cycle 동작을 확인하였습니다.) 추가로, 제가 tb의 코드를 바꿔가면서 simulation 파형을 보고싶은데 매번 vivado 창을 닫고 리눅스에서 파일을 열어 수정하고 다시 vivado 창을 열고 하는데 로딩시간이 많이 걸립니다. vivado창에서는 tb 코드를 수정하고 저장해도 simulation에는 적용이 안되는거 같은데, 혹시 다른 방법이 있나요?
미해결
설계독학's Verilog 마스터 Season 1 (실전 코딩 테스트 문제로 완성하는 디지털 설계 엔지니어의 커리어 도약)
안녕하세요 🙂 [1. 질문 챕터] : testbench.v line 39 ~ 40 [2. 질문 내용] : 안녕하세요 ETA님 바쁘신데 고생 많으십니다. 해당 Code에서 enable을 blocking이 아닌 non-blocking을 설정한 이유로, blocking 설정 시 @(posedge clk)와 같은 Active region(IEEE::event region) 에 속하게 되어 tool에 따라 동작의 순서 여부가 달라진다고 말씀한게 맞는지 질문 드리고 싶습니다. 감사합니다. 좋은 하루 되세요.
미해결
설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
안녕하세요 🙂 [1. 질문 챕터] : 21강(16장) 코드: 7분 20초(Prevent latch 부분, 코드 라인 = 54, 68) 파형: 9:30초(0ns, 5ns에서의 o_done, n_state값) [2. 질문 내용] : 파형에서 o_done 값이 왜 0ns에서 바로 0으로 되지 않고 5ns에서 0으로 되는지 궁금합니다. [3. 시도했던 내용, 그렇게 생각하는 이유] : 코드 라인 54, 68 라인을 보면 o_done값과 n_state 모두 똑같이 prevent latch를 위해 값을 0으로 블라킹으로 할당해주었습니다. 그러면 둘 다 파형에서 똑같이 0ns에서 바로 0으로 값이 되어야 한다고 생각합니다. 파형에서 n_state를 추가해서 보면 제 생각대로 바로 0ns에서 0으로 설정이 되었습니다. 그럼 o_done도 0ns에서 0으로 설정이 되어야 하는 거 아닌가 하는 생각이 들었습니다. 하지만 파형을 보면 클락 상승 엣지인 5ns에서 0이 되었습니다. 혹시 제가 간과한 부분이 있었는지도 조금 궁금합니다. 예를 들어 always문에 있는 c_state값이 바뀔 때만 always 블록이 실행된다고 치면 o_done이 5ns에서 0이 되는 게 이해가 되지만, 그럼 n_state도 0ns가 아닌 5ns에서 0이 되어야 하는 게 아닌가 그런 생각도 듭니다. 이거는 그냥 시뮬레이터의 우선순위가 다른 개념인 건가요?
미해결
설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
안녕하세요 🙂 [1. 질문 챕터] : 20강(15장) 6분 45초 [2. 질문 내용] : 강사님께서 '양방향 Handshake interface'를 사용할 때 밀리 머신을 사용한다고 하셨는데요, 이때의 양방향 Handshake는 다음 1번 2번 3번 중에 3번만 말씀하신 건지, 2번도 말씀하신 건지 궁금합니다. 제미나이한테 물어보니 2번 3번 둘 다 밀리머신으로 설계한다고 하는데 강사님께 여쭤보고싶어서 남깁니다. 1번: 단방향 데이터 + (No Ready) - Moore (이유: 출력 신호가 깨끗하고 타이밍 설계가 쉬움.) 2번: 단방향 데이터 + 핸드셰이크 - Mealy (이유: Ready 에 즉각 반응하여 성능(Throughput)을 유지해야 함.) 3번: 양방향 데이터 + 핸드셰이크 - Mealy (이유: 상호 통신 시 발생하는 레이턴시를 최소화(0-cycle)하기 위함.)
미해결
설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
안녕하세요 🙂 [1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요. 8분 20초쯤에 나오는 ./build 명령어에서 에러가 뜹니다. ai한테 물어봐서 source 명령어로 해결했는데 다시 껐다가 키면 문제가 반복됩니다 .근본적으로 해결하고 싶은데 어떻게 해결해야 할까요 [2. 질문 내용] : eg) 질문 내용을 자유롭게 작성해주시면 되겠습니다 🙂 [3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.)
미해결
설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
안녕하세요 🙂 [1. 질문 챕터] : 1장 8분 21초에 나오는 ./build 입력 시 에러가 발생해요. [2. 질문 내용] : ./build를 입력하면 이런 에러가 발생해요 [3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.)
해결됨
회로설계 입문자를 위한 디지털, 아날로그 설계와 실무 Project
시뮬레이션은 진행되는 것 같은데 m1 모스펫 관련 정보가 나오지 않습니다.. 설정을 아무리 바꿔봐도 안나오네요..
미해결
설계독학맛비's 실전 Verilog HDL Season 2 (AMBA AXI4 완전정복)
암바 강의 25장 6분 10초 질문드려요. hw의 stall은 empty와 full이 발생될 때 일어난다 하셨는데, 강의에서 예시로 들어준, 앞단의 입력하는 모듈이 fifo에 write하는 속도가 뒷단의 모듈이 read하는 속도보다 빠른다면 full이 일어나지 않아 하드웨어 성능이 좋아진다 하셨습니다. 그러나 이러면 empty도 자주 발생해서 퍼포먼스 드랍 또한 자주 발생되어 하드웨어 성능이 안좋아지는것 아닌가요?
해결됨
Basic SystemVerilog Testbench ( 회로설계 검증 )
안녕하세요, 강의해서 설명주신 것처럼 EDA Playground에서 INFLEARN_SV_TB_Data_FIFO_Example 을 입력하였는데 No Matching Playground라고 뜹니다. 어떻게 하면 될까요?
미해결
설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
안녕하세요 맛비님, 언제나 좋은 내용 감사합니다. 아직 FPGA 수강등록을 하지 않았기에 부득이하게 Verilog 학습 q&a에 질문을 드립니다. 설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계, 강의를 위해 보드를 구매하려 하는데 Zybo z7-20 board가 단종이 되어 해외에서 또는 중고로 구매해야 하는 약간의 Risk가 있습니다. 금액도 생각보다 좀 나가네요. Arty z7 10으로 시작을 하고, 나중에 좀 실력이 생기면 조금 더 비싼 것으로 구매하던지 하는 Safe한 Approach를 하려 하는데요. Arty board를 구매했을 때 수업 내용과 달라서 어려운 점이 예상 되는 부분이 있나요? Board 구매를 한 후 수강을 하려 생각하고 있습니다. 감사합니다.
미해결
설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
안녕하세요 🙂 [1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요. 5장 12분대 시뮬레이션 하는 부분에서 궁금증이 있습니다. [2. 질문 내용] : eg) 질문 내용을 자유롭게 작성해주시면 되겠습니다 🙂 제가 배운 바로는 DFF를 이용하면 input 대비 output이 1clock delay가 일어난다고 알고있습니다. 그런데 sync reset을 보면 clk이 맨 처음 1로 시작할때 posedge가 되어서 reset이 발생하게 되는데 그렇다면 1clock 뒤에 o_value_sync_reset이 1이 되어야 하는게 아닌지 궁금합니다. [3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) ================ 다음 내용은 읽어보시고 지우시면 됩니다.================= 질문 내용을 작성해주실 때, 위의 3단계 로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!! 현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ) 강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등) 이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요) 개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등.. 글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.) 서로 예의를 지키며 존중하는 문화를 만들어가요. 질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! ) 먼저 유사한 질문이 있었는지 검색해보세요. 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요. ==================
미해결
설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
안녕하세요 강의를 신청하여 막 듣기 시작했는데 궁금증이 생겨서 문의드립니다. 일단 기존에 개인적인 학습에 의해서 vivado 2020.2를 다운 받아 window 환경에서 vivado tool을 이용해서 사용해왔는데, 강사님께서는 linux를 이용을 하시는 강점이 있을까요? 2020.2에 amd 사이트 다운로드 file에는 bin파일이 없어서 linux환경으로 하기 어려운거 같은데 20.2버전은 삭제하고 다시 22.2로 받아야 하나요?
해결됨
디지털 회로설계 실무 : Computer Architecture 와 SoC 프로토콜 Digital IP 설계하기
안녕하십니까 좋은 강의 감사했습니다. 다름이 아니라, 한 차례 완강 후 복습을 진행하려고하는데 수강기간이 얼마남지 않은것을 확인했습니다. 혹시 수강기간 연장 가능할지 문의드립니다.
해결됨
회로설계 입문자를 위한 디지털, 아날로그 설계와 실무 Project
안녕하세요. 수업을 수강하며 궁금한 것이 생겨 질문을 남깁니다. 해당 강의에서 Vth를 대략 300mV로 가정하고 진행하는데, SPICE output LOG로 모스펫의 Vth를 확인해보면 다음과 같이 약 500mV 400mV로 나오는 것처럼 확인됩니다. 다른 시뮬레이션을 진행할 때엔 동일한 파형이나 결과가 나와서 잘못 시뮬레이션을 진행하고 있는 것 같진 않습니다. 그런데 vth가 만약 500mV라고 생각하면 W를 높여 Vgs를 552mV로 낮춰도 되나라는 의문도 생깁니다. Vth를 확인할 때 이렇게 확인하는 것이 맞는지,,, 무엇을 기준으로 생각하면 될지 혼동이와서 질문드립니다.
해결됨
Basic SystemVerilog Testbench ( 회로설계 검증 )
DPI-C 디버깅 관련 질문 강의 Section 3.20 (DPI 이해하기)에서 DPI-C Compile and Debug 부분을 청강하면서 다음과 같은 내용을 확인했습니다 : C/C++ source code에 -CFLAGS와 -g 옵션을 적용하면 DVE와 Verdi에서 디버깅이 가능하다는 설명과 함께 "자세한 부분은 별도 안내 예정" 이라고 comment 주셨습니다. 그 이후의 강의 컨텐츠에서 해당 주제에 대한 추가 설명을 발견하지 못하여 어떤 부분이 추가적으로 안내될지 궁금하여 질문드립니다. 감사합니다.
