176만명의 커뮤니티!! 함께 토론해봐요.
미해결
설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
추가 설명에서 bit extension이 어떤 의미인지 정확히 이해를 못하겠어요. (4bit signed) 1101 이라고 있다면 8bit로 확장한다면 1 0000 101 이렇게 확장을 한다는 걸까요?? 위는 단순히 제가 8bit로 확장한다고 했을때 생각한것입니다. 정확히 0으로 bit extension과 msb bit extension을 이해하지 못하겠어요
미해결
설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
- 강의 내용외의 개인 질문은 받지 않아요. (개인 과제, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..) - 저 포함, 다른 수강생 분들이 함께보는 공간입니다. 보기좋게 남겨주시면 좋은 QnA 문화가 될 것 같아요. (글쓰기는 현업에서 중요한 능력입니다!) - 학습 관련 질문을 남겨주세요. 상세히 작성하면 더 좋아요! - 먼저 유사한 질문이 있었는지 검색해보세요. - 서로 예의를 지키며 존중하는 문화를 만들어가요. - 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요. 안녕하세요 제가 직접 작성한 테스트벤치를 빌드하려는데 에러가 뜹니다. 어떻게 해야 할까요?
미해결
설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
https://www.inflearn.com/questions/330774 FPGA21장에서, FC layer에 대한 의문이 있어서 질문을 찾아본 결과, 위 링크의 질문자와 비슷한 질문이 생겼습니다. 위의 test.c 코드대로라면, 입력 노드는 4096 x 4 = 16384개가 된다고 생각하였습니다. 그러면 input = 16384, weight = 16384, output = 4개에 대하여 drop out 기법? 을 사용한 듯한 형태가 되는데, 이것을 의도하신 건지 여쭤보고 싶습니다. 아니라면, 위 링크의 질문에 답변 해주신 것처럼 node 0~4 의 값이 모두 동일해야 한다는 생각이 듭니다. 또, 오해의 소지가 있다고도 답변해주셨는데, 읽어봐도 어떠한 오해가 생긴건지 잘 이해가 안됩니다. 어떠한 오해가 있었던 것인지 간단하게라도 말씀해주시면 정말 감사하겠습니다. 이틀 뒤면 주말이네요! 오늘도 좋은 하루 되세요 맛비님.
미해결
설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
안녕하세요. (너무나도 상세하고 친절한 질의응답 늘 감사드립니다.) Lecture Resource로 제공받았던 Source Code File을 조금 더 직접 구현하는 방향에서 분석해보고 있습니다. 그런데 그 와중에, 어, 내가 BRAM을 사용하고자 하는데, 이 BRAM은 어디서 불러오지? 를 보다가 2가지 궁금증이 생겼습니다. [1] true_sync_dpbram.v 파일 이 파일은 '수업을 통해 제공받았었'는데, 만약 제공받지 않았었으면, 어떻게 접근해서 이 파일을 생성했어야 하나요? 코드를 살펴보니 'sync sram의 구조랑 같구나' 싶으면서도, 그렇다고 모든 코드를 작성할 수 있었을 것 같지 않습니다. 즉, 실습 파일이 없었으면, 이걸 어떻게 처리했어야 하는지가 궁금합니다. 어디서 이 파일을 구하셨나요? [2] 오개념 점검 여기서 bram을 검색했다가, bram이 없는 것을 확인하였습니다. 그래서, 어? ip로 불러올 수 있는게 ps영역만이었나? 하면서 이 부분 개념을 점검하고 있는데 [2]는 독립적 질문이 아닌, [1]과 연관된 질문으로 봐주시면 좋을 것 같습니다. 왜 add IP에서 BRAM을 호출할 수 없나요? 감사합니다.
미해결
설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
안녕하세요. 강의 재미있게 잘 듣고 있습니다. 이런 소중한 강의 만들어주셔서 감사합니다. 8장 build 과정에서 error가 발생하는데, 그 에러가 극복이 안되어서 여쭙습니다. --- 현재 저는 Vivado 2022.1 ver을 사용하고 있습니다. 그래서 [FPGA 8장 실습 개정]에 따라 실습을 진행하고 있었습니다. 하지만 build가 정상적으로 마무리 되지 않았습니다. 이때 발생하는 에러 메시지는 다음과 같습니다. (빌드전에는 sw>...>xparameters.h 가 정상적으로 존재했는데 빌드후에는 platform Out-of-date 문제가 발생하며 해당 파일류들이 삭제(?!) 됩니다.) 09:24:16 **** Build of configuration Debug for project lab08_app **** make all make --no-print-directory pre-build a9-linaro-pre-build-step ' ' make --no-print-directory main-build 'Building file: ../src/main.c' 'Invoking: ARM v7 gcc compiler' arm-none-eabi-gcc -Wall -O0 -g3 -c -fmessage-length=0 -MT"src/main.o" -mcpu=cortex-a9 -mfpu=vfpv3 -mfloat-abi=hard -IC:/dev/fpga_proj/lab08_vitis/design_1_wrapper/export/design_1_wrapper/sw/design_1_wrapper/standalone_ps7_cortexa9_0/bspinclude/include -MMD -MP -MF"src/main.d" -MT"src/main.o" -o "src/main.o" "../src/main.c" ../src/main.c:21:10: fatal error: xparameters.h: No such file or directory 21 | #include "xparameters.h" | ^~~~~~~~~~~~~~~ compilation terminated. make[1]: *** [src/subdir.mk:23: src/main.o] Error 1 make: *** [makefile:34: all] Error 2 09:24:16 Build Finished (took 287ms) 헤더의 절대경로로 바꾸어본다거나, makefile txt도 갈아끼워본다거나, 결국 프로젝트를 처음부터 재생성한다거나, 여러가지 조치를 10번 이상 해보았는데 그럼에도 불구하고 계속해서 같은 상황을 벗어날 수가 없습니다. --- 현재 상황에서 어떻게 문제를 해결하면 좋을지 여쭤봅니다. 감사합니다. --- 추가로 vivado 화면도 첨부합니다. 추가로 로컬 파일 디렉토리도 첨부합니다.
미해결
설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
"조합논리에서 wire선언과 reg선언 시의 시뮬레이션 차이는 없다"가 결론이지만 학부생때는 reg를 거의 임시저장용으로 사용하였어서 딜레이 차이가 있을것이라고 생각했습니다. (컴파일 및 rtl 변환 시 왠지 차이가 생길 것 같다...!라는 생각으로 말이죠) 하지만 아래 링크를 참고해보니 결국에는 이 저장은 설명하신대로 물리적 저장이 아니라 Verilog의 SW적 저장이고 실제는 wire와 같게 구현된다로 이해했는데 이 개념이 맞는지 궁금합니다..! * 참고한 링크입니다! https://stackoverflow.com/questions/33459048/what-is-the-difference-between-reg-and-wire-in-a-verilog-module * 5:54경에 나오는 문서와 비슷한 링크입니다. 혹여나 찾으시려는 수강생분들을 위해 올려봅니다 :) https://inst.eecs.berkeley.edu/~cs150/Documents/Nets.pdf
해결됨
설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
- 강의 내용외의 개인 질문은 받지 않아요 (개별 과제, 고민 상담 등..) - 저 포함, 다른 수강생 분들이 함께보는 공간입니다. 보기좋게 남겨주시면 좋은 QnA 문화가 될 것 같아요. (글쓰기는 현업에서 중요한 능력입니다!) - 학습 관련 질문을 남겨주세요. 상세히 작성하면 더 좋아요! - 먼저 유사한 질문이 있었는지 검색해보세요. - 서로 예의를 지키며 존중하는 문화를 만들어가요. - 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요. 거의 다 온 거 같아서 오히려 마음이 급해지네요 ㅎㅎ.. ./Xilinx_Unified_2020.2_1118_1232_Lin64.bin -- -a 3rdPartyEULA,WebTalkTerms,XilinxEULA -b Install -c /root/.Xilinx/install_config.txt 이 명령만 입력하면 끝나는 거 같은데 자꾸 에러가 발생하네요 sudo apt install gcc 로 gcc를 설치하는 과정에서 gcc 보다는 command 모드로 설치하는게 좋다고 하셔서 gcc모드는 설치중에 오류발생해서 그냥 넘어갔습니다. 이후 에는 영상이랑 가이드북 따라가면서 설치를 하고 있는데 마지막 명령어에서 에러가 발생해서 설치를 못하네요.. 어떻게 하면 좋을까요..?
미해결
설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
안녕하세요 맛비님! 어렵고 좋은 강의 늘 잘 듣고 있습니다 ㅎㅎ 아직 익숙치 않은 부분이 많아 필기하고 강의를 따라하는 쪽으로 우선 강의를 수강하고 있는데요. 강의를 따라하면서 해결하지 못하는 부분이 있어서 질문을 남기게 되었습니다. 이전강의에서는 Address map에 문제가 없었는데 Lab9, Lab10부터 Address map이 문제가 조금 있는 것 같습니다. address가 0x43C0_0000이 아니라 자동적으로 0x4000_0000으로 설정이 되더라구요. 해서 아래 사진에서는 제가 직접 설정하였고 Range역시 4K가 Maximum 값이더라구요. 또한 lab10에서 vitis build project에서는 문제가 없었으나 보드에서 run시키면서 Memory write error가 발생하였습니다. 이하 사진 첨부하겠습니다. (참고로 Vivado version은 2022.1 입니다!) 늘 감사합니다 : )
미해결
설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
- 강의 내용외의 개인 질문은 받지 않아요 (개별 과제, 고민 상담 등..) - 저 포함, 다른 수강생 분들이 함께보는 공간입니다. 보기좋게 남겨주시면 좋은 QnA 문화가 될 것 같아요. (글쓰기는 현업에서 중요한 능력입니다!) - 학습 관련 질문을 남겨주세요. 상세히 작성하면 더 좋아요! - 먼저 유사한 질문이 있었는지 검색해보세요. - 서로 예의를 지키며 존중하는 문화를 만들어가요. - 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요. Please correct the errors and send your information again. We cannot fulfill your request as your account has failed export compliance verification. If this verification is in error, please e-mail account.help@amd.com for help. 주소입력은 다 했는데 자꾸 이런 오류가 발생해서 더 진행할 수가 없습니다. 어떤 부분을 더 추가 해 달라는 건지 정말 모르겠습니다..
해결됨
설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
- 학습 관련 질문을 남겨주세요. 상세히 작성하면 더 좋아요! - 먼저 유사한 질문이 있었는지 검색해보세요. - 서로 예의를 지키며 존중하는 문화를 만들어가요. - 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요 안녕하세요 맛비님! HDL 강의 유익하게 잘 들었고 이제 FPGA 강의에 초입에 있습니다! 다름이 아니라 Vivado 버전과 보드에 대한 질문이 있어서 글을 남기게 되었습니다. 이하는 질문입니다! 1. 제가 Zybo z7 보드 구매가 현실적으로 어려워서 어디선가 얻어온(?) Basys3를 이용하려고하는데요! 혹시 문제가 있을까요? (ex. 해당 FPGA강좌 수강의 어려움 or 향후 맛비 유니버스 강좌에 대한 어려움 등등) 2. Vivado2022와 Vivado2020.2가 달라서 board를 install하는 GUI가 없더라구요 그래서 이것저것 만져보다 basys3를 install한 것 같은데 맞게 했는지 모르겠습니다! 확인부탁드립니다! 혹시 몰라서 제가 가지고 있는 board도 보여드릴게요!! 앞으로도 많이 배우겠습니다 !!
미해결
설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
현재 베릴로그 강의를 들으면서 다음 주 안으로 fpga도 슬슬 넘어갈 준비를 하고있는데요 이 강의와 유튜브에 fpga5강까지 올려주신거에는 리눅스쪽을 추천해주셨는데 fpga강의에선 윈도우용으로 까는 이유가 궁금합니다 뭔가 윈도우쪽에서 더 좋게 변했다던가...? 등의 이유가 있나 싶어서요
미해결
설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
- 학습 관련 질문을 남겨주세요. 상세히 작성하면 더 좋아요! - 먼저 유사한 질문이 있었는지 검색해보세요. - 서로 예의를 지키며 존중하는 문화를 만들어가요. - 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요. fpga 사용 시 와이파이 동글을 달아서 원격으로 디버깅이 가능한가요?? https://projects.digilentinc.com/catalin-bitire/zybo-autonomous-car-2d343d 여기선 와이파이 어댑터 우리는 USB Wi-Fi 동글을 사용하여 디버깅 목적으로 차량을 무선으로 사용하고 온보드에서 실행되는 Embedded Linux 배포판과 긴밀하게 통합합니다 이러더라구요 그리고 https://www.youtube.com/watch?v=ftpH37sYmQo&t=290s 이렇게 영상처리되는걸 실시간으로(무선으로) 볼 수 있는게 가능한지도 궁금해서 여쭤봅니다
미해결
설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
- 학습 관련 질문을 남겨주세요. 상세히 작성하면 더 좋아요! - 먼저 유사한 질문이 있었는지 검색해보세요. - 서로 예의를 지키며 존중하는 문화를 만들어가요. - 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요. 안녕하세요 Vitis 설치단계에서 문제가 있어 연락드립니다. 다름이 아니라, Vitis를 다운로드 받은 후, 설치 프로그램 실행 시 Extract 후 방화벽 체크 후에 창이 사라집니다. 작업관리자에서도 완전히 사라지면서 프로그램 설치 창 자체가 중단되는 것으로 보입니다. 이후 제가 해본 시도들입니다. 1. 낮은 버전 다운 (2021.1 , 2020.3) 2. 서비스에서 Server 항목 재시작 (기존에 이미 동작중) 3. Visual studio C++ 2015-2019 삭제 후, 2015 버전만 개별설치 (x86, x64 둘다) 4. 안전모드 진입 후 설치 5. tar 파일을 받아 /bin/xsetup.bat 파일 단독 실행 위와 같은 사항들 을 진행하여 보았습니다만, 동일하게 나타나고 있습니다. 도움을 부탁드려도 괜찮을까요?
미해결
설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
- 학습 관련 질문을 남겨주세요. 상세히 작성하면 더 좋아요! - 먼저 유사한 질문이 있었는지 검색해보세요. - 서로 예의를 지키며 존중하는 문화를 만들어가요. - 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요. 안녕하세요 맛비님. 강의 잘 듣고 있는 학생인데 질문이 생겨 글을 남기게 되었습니다. module d_ff_test( input clk , input sync_reset , input async_reset , input async_reset_n , input i_value , output o_value_sync_reset , output o_value_async_reset , output o_value_async_reset_n , output o_value_mixed_reset , output o_value_no_reset ); D Flip-flop과 reset 실습에서 이렇게 output을 정의하고 또 reg인 r_ff_sync_reset, 등등을 사용합니다. 제가 이해하기로는 always 구문을 사용하려면 reg가 필요하고 wire로 정의된 output에 연결하기 위해 assign구문을 사용한 것 같습니다. 그렇다면 제가 의문이 생기는 부분은 새로운 r_ff_sync_reset을 생성하는 대신 output인 o_value_sync_reset을 reg로 선언하여 always 구문을 사용하고 assign과정을 없애면 되는게 아닌가? 하는 질문이 생겨서 여쭤보게 되었습니다. DUT의 output은 wire나 reg 둘다 사용해도 상관없다고 알고 있어서요. 혹시 제가 알고 있는 부분 중 틀린 부분이 있다면 알려주시면 감사하겠습니다 :)
해결됨
설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
안녕하세요, 맛비님. FSM의 설계 방법 관련하여 질문이 있습니다. FSM 관련 코드 실습이나 verilog 교재에서 FSM을 설계할 때, 항상 조합회로와 순차회로로 나누어서 설계하는 것을 볼 수 있었습니다. 이 때 조합회로에 해당하는 로직은 always@(*)로 설계하고, state를 바꾸는 순차회로는 always@(clk)을 이용하더라고요. 여기서 질문이 하나 있습니다. 조합회로에 해당하는 로직도 always@(clk) 구문안에 포함시켜서 설계하지 않는 이유가 따로 있나요? 순차회로는 non-blocking assign을 사용하라고 강조하신 이유와 관련이 있을까요? 감사합니다. 김민호 드림
해결됨
설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
안녕하세요, 맛비님. 강의 영상을 통해 항상 많은 배움을 얻는 중입니다. 감사합니다. 파이프라인 실습편 강의의 Q&A를 읽다가 질문이 하나 생겼습니다. 해당 질문의 답변중에 모듈간의 handshake를 통해 timing을 맞춘다고 답변을 해주신 게 있습니다. 모듈간에 handshake가 필요한 건 이해하였습니다. 제가 궁금한 건, 만약 모듈들을 한 모듈안의 always(clk) 구문으로 구현한다면, always 구문간에 통신할 때도 handshake가 필요한 지 궁금합니다. 제 생각에는 한 모듈안에 여러 always(clk) 구문으로 구현하더라도 각 alway 블록이 하나의 모듈과 같다고 생각이 들긴 합니다. 질문을 정리하면 다음과 같습니다. 1. 모듈들을 한 모듈안의 always 구문으로 보통 구현하지 않는 것 같은데, 가독성을 위한 이유 말고 다른 이유가 있는지 2. 한 모듈 안의 여러 always 구문 v.s. always 블록마다 모듈로 구현 -> 차이점이 무엇인지 기존에 질문이 있을 것 같아서 찾아봤는데 없는 것 같아서 질문드립니다 ㅠ 아직 많이 헷갈리네요 ㅠ 읽어주셔서 감사합니다. 김민호 드림
해결됨
설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
안녕하세요. 맛비님. 강의 내용 약 16분 즘에 BRAM 타일에 대한 내용을 설명해주셨는데요. 이해가 안되는 부분이 있어서 질문 드립니다. 저희가 사용하는 BRAM의 size가 16K이고 fpga BRAM size가 36K라 1타일의 BRAM이 사용되어야 한다는 것은 알겠습니다. 그런데 총 BRAM을 보면 4.5로 나오는데요. 0.5? 이러면 저희가 사용한 BRAM의 타일도 1.0이 아니라 0.5 이렇게되야하는 것 아닌가요?
미해결
설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
- 학습 관련 질문을 남겨주세요. 상세히 작성하면 더 좋아요! - 먼저 유사한 질문이 있었는지 검색해보세요. - 서로 예의를 지키며 존중하는 문화를 만들어가요. - 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요. 안녕하세요! 맛비님. 너무 유익한 강의 감사드립니다. 저가 이번 강의를 복습하면서 궁금한 점이 있는데요. 맛비님 블로그를 봤을 때 BRAM을 IP catalog에서 불러와서 쓰셨는데 강의에서는 직접 설계하셨습니다. IP에서 BRAM을 불러온 것과 직접 BRAM을 설계하는 차이가 뭔지 궁금합니다. 또 실제 설계함에 있어서 어느 방법을 더 많이 쓰는지 궁금합니다.
해결됨
설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
안녕하세요. 맛비님. default MEM_SIZE가 3840인 이유가 있나요? 갑자기 궁금증이 드는데 보통 메모리는 2의 몇승 되는 값?으로 정의되지 않나 싶어서요.
미해결
설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
fsm_test.v의 64행 Step 3 의 always block 에서 o_done 을 1로 셋하는 부분에 궁금한 점이 있습니다. 아래와 같이 if ..else 문을 사용해도 되는 것 같은데 case문을 사용한 것과 타이밍이나 사이즈 면에서 합성 결과가 차이가 나는지 궁금합니다. 시뮬레이션 결과는 같이 보여서요.. if (c_state == S_DONE) o_done <= 1; else o_done <= 0; if 문과 case문을 선택하는 것은 단지 설계자의 취향 차이 일까요?
