설계독학's Verilog 마스터 Season 1 (실전 코딩 테스트 문제로 완성하는 디지털 설계 엔지니어의 커리어 도약)
안녕하세요 🙂 [1. 질문 챕터] : [2. 질문 내용] : vscode 환경 세팅 방법에 대해 자세히 나와있는 설명 링크나 영상이 있을까요? 제로베이스 문법 강의에는 vscode 환경 세팅까지 영상으로 있는 거 같은데, 저는 인프런에서 진행하는 강의만 듣고있어서 좀 막히는 거 같습니다. [3. 시도했던 내용, 그렇게 생각하는 이유] https://wikidocs.net/258477 링크에서 알려주신 것처럼, 1. vscode 설치 2. 확장판 3개 설치 (Verilog-HDL/SystemVerilog/Bluespec SystemVerilog, C/C++, C/C++ Extension Pack) 3. mobaxterm setting -> x11 remote access full 여기까진 했고,, 그 아래부터 막혔습니다,,
설계독학's Verilog 마스터 Season 1 (실전 코딩 테스트 문제로 완성하는 디지털 설계 엔지니어의 커리어 도약)
안녕하세요 🙂 [1. 질문 챕터] : 29. [L1-P12] Interrupt Controller (인터럽트 제어) 의 제가 설계한 TODO 부분이 의도한 대로 동작하지 않는 것에 대해서 [2. 질문 내용] : 제가 작성한 코드 (TODO부분) wire [$clog2(INT_COUNT)-1:0] priority_req; assign priority_req = priority_encoder(interrupt_requests); always@(posedge clk or negedge rst_n) begin if(!rst_n) begin interrupt_service <= {INT_COUNT{1'b0}}; interrupt_active <= 1'b0; end else if(interrupt_ack) begin interrupt_active <= 1'b0; interrupt_service <= 8'b0; end else if(interrupt_requests) begin interrupt_active <= 1'b1; interrupt_service <= (1 << priority_req); // one hot end end [3. 시도했던 내용, 그렇게 생각하는 이유] : 가장 이해가 안되는 부분은 interrupt_ack 가 1이 됐을 때 (시뮬레이션에서 95ns) interrupt_active <= 1'b0; interrupt_service <= 8'b0; 이 부분이 예약되고 105ns에서 각각 0으로 값이 업데이트 될 것으로 예상하였는데 delay 발생하는 부분이 없는 것입니다. 제가 예상했던 파형 (빨간색)
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안녕하세요 🙂 [1. 질문 챕터] : L0-P03_vector [2. 질문 내용] : 제공해주신 Lecture/Practical_interview_student/LEVEL_0/L0_P3_vector/design/vector.v에서 TODO 아래에 정답 코드가 삭제되어있지 않습니다. [3. 시도했던 내용, 그렇게 생각하는 이유] : 자료 수정 부탁드립니다!
