bram data width : 32 / depth:4096bram에 write 할때 나오는 clock cycle에 대해 질문드립니다. 위의 예를들어 bram0에 write 할때 641000 cycle이 나옵니다. 641000/4096 = 156.5 정도 나오는데,data 1개 (32bit) AXI4-interface에서 write address- write data- hand shake - response 과정까지 약 156.5 cycle이 소모된다는 의미라고 해석하면 될까요? (4096*156.5 = 6410000)그러나 axi4-lite 1cylce에 32bit access 가능하다고 들었습니다. hand shake channel에서의 cycle을 고려하더라도 오차가 크다고 생각합니다.문득 궁금하여 질문드립니다.

안녕하세요. FPGA_intro_v16.pdf 파일 내의 chapter 6.2.3에서 질문이 있습니다.152-182 line에서,miso의 값을 update하는 과정에서, freq=100이라고 한다면, SLAVE_ID[7]이 update 된 후 SLAVE_ID[6]은 90 clock cycle 후에 update 되는 것으로 보입니다. 그 이후에는 200cycle마다 SLAVE_ID[6] ~ wdata[0]까지 주기적으로 update 되는 것으로 보입니다.제가 코드를 잘 해석한 것이 맞다면, SLAVE_ID[7]과 SLAVE[7] 사이에서만 주기성이 깨진(?) 것으로 보이는데 이는 ready state에서 data를 한 bit라도 미리 보내서 s_send에서 소모되는 clock cycle을 조금이라도 줄이기 위함인지, 다른 특별한 목적이 있는지, 저의 해석이 틀린 것인지 궁금하여 질문드립니다.

안녕하세요 맛비님. AI HW 6장 강의를 들으면서 MAC연산량 관련하여 의문점이 생겨서 질문 드립니다. https://www.inflearn.com/questions/735204/%EC%95%88%EB%85%95%ED%95%98%EC%84%B8%EC%9A%94-%EC%B1%95%ED%84%B06-7%EC%97%90-%EB%8C%80%ED%95%9C-%EC%A7%88%EB%AC%B8%EC%9E%85%EB%8B%88%EB%8B%A4(관련 질문글 링크)  1. 강의에서는 weight 수를 "kernel의 sample수"라고 하셨는데, 위 질문 답변의 A2에서 처럼정확히는 Convolution layer에서의 weigth 수는 "kernel의 sample수 * Output channel 수"가 맞지 않나요? 즉, OCH :output channel수 * (ICH * Kx * Ky : Kerner의 sample 수) 2. Convolution layer에서의 MAC수를 계산할 때는 Kernel size * Input Channel * Output Channel 을 한 게 output feature map의 한 point(1*1*OCH size)에 필요한 연산수 이기 때문에위 질문 답변에서의 A1.하나의 layer 에서의 MAC 량 = OCH* ICH * KX * KY이 아니라Kernel size * Input Channel * Output Channel* Output Feature map Size를 하여하나의 layer 에서의 MAC 량 = OCH * ICH * KX *KY* (Output Feature Map size)를 해줘야 맞는게 아닌가 싶습니다. 3. AI HW 6장의 교안에 LeNet-5 Network구현에 필요한 MAC연산수가 341k라고 되어있는데, 첫 Conv layer에 필요한 MAC연산은 (2번이 맞다면) 5*5*1*6*28*28 = 117,600이고 두 번째 Conv layer에 필요한 MAC연산은 5*5*6*16*10*10 = 240,000으로 두 개의 Conv Layer에서의 MAC연산량만 해도 357.6k로 341k를 넘는데 Fully Connected Layer에서의 MAC연산량을 더하면 더 커질 것이라 생각하는데 MAC연산량이 341k가 맞나요?? 정확한 값을 알고 싶습니다.117.6k+240k+20*84+84*10 = 368.52k가 맞나요? 구글링해도 MAC수에 대한 자료는 잘 안나와서요.. 3-1. Fully Connected Layer가 2개라고 하시고 C5-F6에 하나, F6-OUTPUT에 하나 해서 두 개라고 하셨는데, 검색을 해보니 F6-OUTPUT은 Gaussian connected layer라고 fully connected layer가 아니라고 하는데, 뭐가 맞는건지 잘 모르겠습니다.. S4-C5/ C5-F6가 두 개의 FC layer인건가요? 4. HW engineer라면 연산량을 잘 파악할 수 있어야 된다고 하셨기에, Network Model을 보고 Weight와 MAC연산수를 잘 파악할 수 있어야 될 것 같다고 생각해서 정리를 해보았는데FC Layer에서의 Weight = Edge의 개수 = Input Node * Output NodeFC Layer에서의 MAC = Weight와 동일Conv Layer에서의 Weight = "kernel의 sample수 * Output channel 수" = OCH *ICH * Ky * KxConv Layer에서의 MAC = (Output Feature Map 의 Size) * Weight 수 = (Output Feature Map 의 Size) * OCH * ICH * Ky* Kx라고 생각했는데, 옳게 파악한 것이 맞을까요? 항상 강의 잘 듣고있습니다. 바쁘신데도 질문에 친절하게 답변해주셔서 감사합니다 맛비님!긴 글 읽어주셔서 감사하고 좋은 하루 되세요 :) 

안녕하세요. clk gen 관련 강의를 듣다가 궁금증이 생겨서 질문 남깁니다.올려주신 tb_clock_generator 코드에는 $display 구문이 몇개 존재하는데, build시 구문들은 어디에 표시되는지 궁금합니다. (터미널 상에는 안보이는 것 같습니다) 또한 실행시 vivado_pid2420.str 파일이 생성되는데 (clean에는 걸리지 않는 파일형식이었습니다)이 파일의 정체와 생성되는 이유가 궁금합니다!  감사합니다.  

수업자료를 마이크로소프트 원드라이브에서 txt상의 키를 이용해 다운을 받았는데 받은 zip이 비어있다고 나옵니다. 압축해제를 진행하려고 해도 invalid하다고 하네요. =================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

FPGA에 집중 하고 싶어서WSL 환경은 제껴두고 윈도우 환경을 위주로 학습중입니다. build 파일을 사용하지 않고 vivado에 새로운 프로젝트를 만들어서lab5_matbi.v, counter_toggle_out.v, tb_lab5_matbi.v소스 파일을 그대로 인용해서 Simulation을 시도해봤습니다.  강의에서 언급을 하신대로 `ifdef XSIM_MATBI의 기능은 build 파일에 적용이 되는 것 같아일단 아래 수치는 비활성화 했습니다 ,,위와 같이 Simulation시 아래 웨이브폼이 출력됩니다.1000ns가 끝입니다. 강의에서 보여주신 시뮬레이션은 4000ns까지 보여주더라구요.그래서 테스트벤치 모듈을 확인했습니다. 정황상 for문이 시뮬레이션의 총 시간을 결정하는 문단인 것 같지만, 왜 제 환경에서는 1000ns까지 밖에 출력이 되지 않는지 도저히 영문을 모르겠습니다..알려주시면 감사드리겠습니다 ,, ㅠㅠ  

WLS에서 /dev/ttyS5 at 115200으로 환경이 잡힌 것 같고 JTAG 핀도 올바르게 연결 된 것 갔습니다. 그리고 build project도 완료했습니다. 그러나 Launch hardware를 클릭하면 다음사진과 같이 나옵니다.무슨이유인지 알 수 있을까요?

예제에서 매 cycle 마다 하나의 출력이 나오므로 throughput이 1 cycle 이라고 하셨습니다. 만약 2 cycle 마다 하나의 출력이 나온다면 throughput은 2 cycle이 되는 것인가요 아니면 0.5 cycle이 되는 것인가요?최대(가장좋은) throughput은 1 cycle인가요? 아니면 더 빨라질 수 있을까요?

안녕하세요 맛비님!lab10 main.c 부분 코드를 작성하면서printf("Output took %llu clock cycles.\n", 2*(tEnd - tStart)); printf("Output took %.2f us.\n", 1.0 * (tEnd - tStart) / (COUNTS_PER_SECOND/1000000));이 두 부분에서 궁금한 점이 생겼는데 관련하여 이미 질문하신 분이 계신가 찾아봤는데 없는 것 같아 질문을 드립니다.강의에서 uSleep함수가 uSleep(1)이라고 하면 1us를 쉬는 함수라고 하셨는데, 100,000,000/100을 인자로 입력했을 때, 333000133이 tEnd-tStart로 나오는걸 보니tEnd-tStart에 전달되는 값은 "1s를 'PS의 CPU(667MHz)'가 세기 위해 필요한 clock count수의 절반" 이라고 해석할 수 있을 것 같은데,tEnd, tStart는 그럼 정확히 시각이라기 보다는 PS의 CPU로 count한 Clock수의 절반 이라고 해석하는게 맞을까요?또, 왜 절반으로 정의되는지 이유가 궁금합니다.2와 관련해서 header 파일들을 열어보니, xparameters.h 파일에#define COUNTS_PER_SECOND (XPAR_CPU_CORTEXA9_CORE_CLOCK_FREQ_HZ /2) 라고 정의되어 있는데, 이것 때문에 그런 것인가요? 어떤 이유 때문에 이렇게 /2를 하여 정의를 하는 것인지 궁금합니다... 그냥 100Mhz로 1s를 세려면 COUNTS_PER_SECOND 을 100M번으로 정의하면 되는것 아닌가요..?또, SW sleep뿐 아니라 HW sleep 부분에서도 위와 같은 코드로 시간측정을 하는데, 결국 PL영역에서 동작한 내용을(HW Sleep/clock count) PS에서 읽어와서 해석했기 때문에 그런 것이고, 100Mhz가 기준이 아니라 667Mhz가 기준인 것도(uSleep(100,000,000/100)일 때 tEnd-tStart=333000133) PS에서 PL에 입력되는 Clock freq이 100MHz이지, PS내에서의 Clock freq은 667Mhz이기 때문이라고 생각을 했는데, 맞게 생각한게 맞을까요?? 사소한 질문인 것 같은데, 오랫동안 생각해봐도 확실하게 답이 나오지 않아서 질문 드립니다... 항상 강의 잘 듣고 있습니다 :) 감사합니다 맛비님! 

안녕하세요. Arty-z7-10보드를 사용하여 강의를 수강중입니다. 다름이 아니라 9장 실습을 따라하면서 맛비님께서 미리 만들어 놓으신 IP를 vivado에 올리게 되면 Arty-z7-10의 경우 스위치가 2개이기 때문에 bitstream을 생성하는 과정에서 에러가 발생하게 됩니다,, 이 부분은 어떻게 해결하면 되는지 궁금합니다.  =================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

안녕하세요 맛비님!강의 듣던중 궁금한점이 있어서 질문 드립니다.지금 강의 내용에서는 axi4-lite interface를 이용하여 pc에서 fpga로 데이터를 write하고 fpga에 write한 데이터를 다시 pc로 read하는 flow로 동작하는 내용인데, 데이터를 pc에서 fpga로 write하지 않고 fpga 로직 상에서 출력되는 데이터 (예를 들면, 카운터 값)을 axi4-lite interface를 이용하여 pc로 read 해올 수 있는 방법도 있는지 궁금합니다.  

안녕하세요 맛비님!lab9 실습에서 FPGA에 bitstream을 올리고 나서 register에 값을 쓰고/읽고 하며 LED 점등시간을 제어하는 과정을 따라해 보았는데, 처음에는 제가 작성한 code로 해보았습니다.그런데, write, read는 문제없이 동작을 하는 것을 확인을 하였는데, 아무 값도 write하지 않고 가만히 있었을 때 약 35~45초 간격으로 LED가 저절로 켜지고/꺼지고를 반복하는 문제를 발견했습니다. Read를 통해 register에 쓰인 data값을 읽어보면 모두 0으로 나옵니다..그래서 맛비님께서 제공해주신 코드로 다시 ip생성~ bitstream upload까지 전 과정을 다시 해보았는데도 같은 문제가 발생합니다.혹시 어떤 이유 때문에 이런 문제가 발생 하는 건지 궁금합니다.또, data를 0~3까지의 4개의 register에 쓰는데 0~3이외의 다른 주소에도 써보면 어떨까 궁금해서 5, 10등 다른 주소에도 값을 써보았는데, 5번지에 값을 썼을 때는 2번 register에 Write가 되고, 10번지에 값을 썼을 때는 3번 register에 write 되는 식으로 동작하던데, 0x4C00 0000부터 64k의 memory를 할당했기 때문에 4byte*4의 메모리를 제외하고 나머지는 이 4byte*4의 주소가 계속 반복되는 식으로 할당된 것이라 이런 것인지 궁금합니다.lab 9의 counter_toggle_out module에서 always문의 sensitivity list에 posedge clk만 들어가 있는데, lab 5에는 negedge reset_n도 들어 있었는데, 어떤 이유에서 이런 변화가 있는건지 궁금합니다.module counter_toggle_out ( ~ ); always @(posedge clk) begin if(!reset_n) begin // (lab9) used sync reset_n ~ end endmodule또 이와 관련해서 reset_n 이 이번 lab에서 구현한 system에서는 언제 어떻게 인가가 되는지 궁금합니다..(아무것도 찾아보지 않고 질문 드리는 것은 아니고, Behavioral simulation을 해봐도 전부 Z값으로 나오고, PS Reset이라는 module이 어떻게 동작하는지를 어디서 어떻게 보는지 잘 모르겠네요 ㅜㅜ) 긴 글 읽어주셔서 감사합니다. 좋은 저녁 되세요 :)

안녕하세요! 강의 잘 보고 있습니다.13장을 수강 중에 질문이 있습니다.C코드는 어셈블러로 바꾸면 같은 기능이 여러줄이 되는 걸로 알고 있습니다. 예를 들어 밑에 코드에 있는 Xil_Out32함수를 수행하려면 여러번의 Clock이 걸릴 것이고/ HW는 데이터를 옮길 때는 1 Cycle이 걸릴테니 데이터 이동 시에 문제가 없는 것 같습니다.그런데, 만약 HW가 write동작을 수행하는데 10cycle이 걸리고/ Xil_Out32함수가 register에 쓰는 데 5Cycle이 걸린다면HW가 데이터를 BRAM에 다 쓰지 못한 상태에서 Xil_Out32함수 register의 값을 덮어쓰니 문제가 발생할 거 같습니다. 이를 해결하려면 어떻게 해야 하나요? 아래 코드에서 write_buf[i]가 하는 역할이 궁금합니다.  추가적으로... 리눅스에서 tb를 돌리면 어떻게 windows의 vivado창이 뜨는 건가요? (리눅스만 있었다면 안되지만, 윈도우 환경에 리눅스를 깔아서 가능한건가요?)감사합니당for(i=0; i< MEM_DEPTH ; i++){ write_buf[i] = rand(); Xil_Out32((XPAR_LAB13_MATBI_0_BASEADDR) + (MEM0_DATA_REG*AXI_DATA_BYTE), write_buf[i]); }

reg scl_o;always @(posedge mclk or negedge reset)beginif(~reset) scl_o <= 1'b1;else scl_o <= s_idle ? 1'b1 :s_start_runw ? ((srw_cnt1==period2) ? ((srw_cnt2==5'd20) ? 1'b0 : ~srw_cnt2[0]) : scl_o) :s_runw ? (( rw_cnt1==period2) ? ((rw_cnt2 ==5'd19) ? 1'b0 : rw_cnt2[0]) : scl_o) :s_stop_runw ? ((prw_cnt1==period2) ? ((prw_cnt2==5'd19) ? 1'b0 : ((prw_cnt2>=5'd20)&&(prw_cnt2<=5'd22)) ? 1'b1 : prw_cnt2[0]) : scl_o) : s_start_runw ? ((srw_cnt1==period2) ? ((srw_cnt2==5'd20) ? 1'b0 : ~srw_cnt2[0]) : scl_o) :s_runw ? (( rw_cnt1==period2) ? ((rw_cnt2 ==5'd19) ? 1'b0 : rw_cnt2[0]) : scl_o) :이 부분에서 ~srw_cnt2[0] 부분과 rw_cnt2[0]부분을 왜 이렇게 설계하신건지 알수있을까요?

강사님께서 답변 도와주신 덕분에 반복하다보니 다시 이 과정까지 올 수 있었습니다!! 제가 어제 설치를 진행할 때 이 부분에서 강의 내용을 보면 저 /tools를 지우고 새로운 주소를 입력하시는데, 저 /tools가 안 지워져서 재설치를 진행했었습니다. 혹시 저 /tools를 지우는 방법을 알려주실 수 있나요?

우분투 설치 진행을 하다가 거의 다 완료한 상태에서 갑자기 오류가 발생해 삭제 후 재설치를 했는데 이 오류에서 벗어나질 못합니다...ㅠㅠ다른 분의 질문에서 남겨주셨던 WSL 제거 링크도 해보았지만 소용이 없었습니다..한 6시간정도 머리 싸매고 모든 방법을 시도해보다가 안 돼서 혹시나 예전에 방법을 찾으셨나 싶어서 지푸라기라도 붙잡는 심정으로 글 써봅니다..

안녕하세요 맛비님 14장 8승기 설계 후 Simulation 과정에서 의문점이 들어 질문 드리게 되었습니다.1) 우선 simulation결과는 위와 같은데, r_valid, o_valid가 0으로 초기화(@100ns)는 되었는데 그 다음 rising edge부터 Z로 나오네요. 제 코드가 문제가 있어서 이렇게 나오나 싶어서 맛비님의 코드로 다시 돌려봐도 이렇게 나옵니다. 혹시 다른 질문 내용 중 문제점을 찾을 수 있나 확인해봤는데, high impedence Z는 signal이 연결되지 않은 거라고 답변해 주셨는데, 올려주신 코드대로 simulation을 돌렸는데 왜 이렇게 되는 건지 이유가 궁금합니다.2) Testbench의 Initial Block에서0부터 99까지의 수의 8승을 test하기 위하여 위 코드를 사용하셨는데,@(posedge clk);부분이 있는 이유가 뭔지 궁금합니다. Clock의 positive edge에서 반응하긴 하지만, 그 다음에 뭔가를 하지 않고 바로 다음 loop를 돌거나, for문을 탈출하는데, 결국 이 부분이 하는 역할이 뭔지 궁금합니다. @(posedge clk); 이후에 지시하는 바가 없기 때문에 결국 sensitivity list를 통해서 들어왔다 해도 없는거랑 똑 같은 것 아닌가요? 아니면 다음 negedge가 오기 전에 posedge까지 해당 loop를 유지하기 위해 있는 건가 싶기도 했는데 그런 의미인가요? 어떤 의미가 있는 부분인지 여쭤보고 싶습니다! 3) 강의 듣다가 문득 생각이 난 것인데, 왜 Linux(WSL)환경에서 설계를 하는게 중요한가요?결국 synthesis까지 가면 Linux기반의 EDA tool을 쓸 수밖에 없어서 그런건가요? script기반의 자동화에 용이해서 그런가요? 어떤 점에서 rtl 엔지니어들이 대부분 현업에서 Linux기반으로 작업을 하시는데 큰 이유가 되는 것인지 궁금합니다. 중요하다고 말씀은 하셨는데, 아직 체감이 되는 단계는 아니어서요.. 긴 글 읽어주셔서 감사합니다. 강의 항상 잘 듣고 있습니다 :)

exit 써서 root 나오시라 했는데 아무리 해도 ,, root인데 어떡하죠?...ㅜㅜ

개발보드가 도착하기전에 한번 전체페이지를 돌려보았는데, 딱하나 아래 페이지가 안보입니다.저만그럴까요?? 섹션 7. lwIP활용lwIP 활용 - 11

안녕하세요 맛비님. 항상 좋은 강의 잘 보고 있습니다. 제가 맛비님 강의를 들으면서 실습을 다 진행해봤습니다. 항상 vivado에서 ip를 만들고 zynq보드와 연결해서 xsa파일로 export를 진행하고, vitis에서 c코드를 build하고 실행하는 식으로 진행을 했는데, 잘 작동하던 vitis의 run과정에서 다음과 같은 에러가 발생했습니다.분명 hardware로 run을 하면이런식으로 다 완료가 되고 보드에 초록불까지 들어오는데 해당 에러가 발생합니다.어제까지만 해도 잘 되던 보드가 왜 이러는지 알 방법이 없습니다.유사한 에러들이 있나 구글링을 해봤는데 명확한 해답보단 보드 자체의 하드웨어 문제인듯 하니 run 설정에서 reset을 해보라는 등의 애매한 답변만 있는듯 해서 혹시 맛비님이 해답을 알고 계신다거나, 혹은 하드웨어 초기화방법같은 것을 알고계신다면 알려주시면 감사드리겠습니다.추가로 말씀드리면 해당 에러를 해결해보려고 lab9과정을 다시한번 따라해봤는데zynq보드와 led ip를 합치고 address 맵을 보니 이전과 다르게 나오고 뭔가 주소 체계가 망가진? 그런 느낌이었습니다. 또한 보드의 power를 on/off도 많이 해보고 혹시 jtag 점퍼 문제가 아닐까 해서 계속 확인해봤는데 해당 문제는 아닌듯 했습니다. 도움주시면 정말 감사드리겠습니다.감사합니다.=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================