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묻고 답해요

173만명의 커뮤니티!! 함께 토론해봐요.

어떤 방식으로 이 강의를 듣고 공부를 해야 하는지 고민 됩니다.

해결됨

디지털 회로설계 실무 : Computer Architecture 와 SoC 프로토콜 Digital IP 설계하기

아녕하세요. 지금 디지털 회로설계 실무 : Computer Architecture 와 SoC 프로토콜 Digital IP 수업을 듣고 있습니다. 이 수업을 들으면서 RTL 코딩 실력을 높이고 싶습니다. 일단 수업에 들었던 칩에서 어떤 인풋신호가 필요하고 또 아웃풋 신호가 필요한지 적어본 다음에 제공해 주시는 코드를 나름데로 분석한다고 하면서 코드 한줄 한줄 보면서 이 신호는 어느 신호고 왜 쓰였는지 공부하면서 보고있습니다. 하지만 이렇게 보는게 시간도 많이 걸리고 너무 나무만 보고 숲은 보지 않는 느낌도 듭니다. 또한 제가 직접 RTL 코드를 작성하지 않다 보니까 제 실력이 느는 것 같지도 않습니다. 이 경우 제가 어떻게 학습을 하는게 가장 효율 적일까요? 이 강의를 들으면서 여기서 진행하는 CPU설계나 UART를 제 프로젝트로 해서 직접 설계해보고 돌려 보는게 저의 목표입니다 . 하지만 cache 같은 부분을 보면서 코드를 분석하는데 2주 정도의 시간이 걸리니 이렇게 공부하는게 맞는지 조바심을 느낌니다. 이렇게 공부하는게 맞는지 의문이 듭니다.

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서윤 댓글 2 좋아요 0 조회수 93

쿼터스 스케메틱에 대한 질문

미해결

디지털 회로설계 실무 : Computer Architecture 와 SoC 프로토콜 Digital IP 설계하기

쿼터스에서 보다 싶이 82%에서 진전이 보이지 않는데 이거 해결 방법이 있나요?

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서윤 댓글 2 좋아요 0 조회수 111

실행 시 node or model name expected.

미해결

회로설계 입문자를 위한 디지털, 아날로그 설계와 실무 Project

run 하면 Node or model name expected. 이라는 창이 뜹니다. 라벨 택이 잘못됐나해서 다시 하나하나 다 해봐도 실행이 안되네요 뭘 잘못한걸까요?

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FIFO 질문

해결됨

디지털 회로설계 실무 : Computer Architecture 와 SoC 프로토콜 Digital IP 설계하기

25번 강의에서 FIFO 시뮬레이션 돌린거를 보면, pop 신호가 1->0 으로 반복되게 해놨는데 push 처럼 쭉 1신호로 하지 않은 이유가 있나요? pop이랑 clk이 잘못해서 겹치지 않는 경우가 생길 수도 있을거 같은데 pop을 토글링 시켜놓은 이유가 궁금합니다.

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cache관련 질문 드립니다

해결됨

디지털 회로설계 실무 : Computer Architecture 와 SoC 프로토콜 Digital IP 설계하기

제가 아무것도 없이 cache코드를 작성하기에는 실력이 부족해서 넘겨주신 자료를 보면서 한줄 한줄 해석하면서 공부를 하고 있는데 다른 수업을 하시는 강사님이 cache 코드를 보고 일단은 block으로 그려서 신호가 왜 그렇게 들어고 나가는지 왜 신호를 assign했는지 알고 언제 신호가 들어고 등을 그려보는게 공부하는데 도움이 될거라고 하는데 block으로 그리면 input output신호는 전부 코드를 보고 그리는 건데 그렇게 그리는게 정말 도움이 될까요? 아니면 회로도 그리는게 다른 방식이 있나요?

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서윤 댓글 1 좋아요 0 조회수 71

수업자료내 출처 문의 드립니다.

미해결

회로설계 입문자를 위한 디지털, 아날로그 설계와 실무 Project

PCB HW 설계 강의 자료에 있는, 스마트폰 블록 다이어그램은 TI 사이트 어느 부분에서 볼수 있나요?

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오정상 댓글 2 좋아요 0 조회수 53

보드 관련 질문 드립니다.

미해결

설계독학맛비's 실전 AI HW 설계를 위한 바이블, CNN 연산 완전정복 (Verilog HDL + FPGA 를 이용한 가속기 실습)

안녕하세요 🙂 [1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요. [2. 질문 내용] : eg) 질문 내용을 자유롭게 작성해주시면 되겠습니다 🙂 [3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) ================ 다음 내용은 읽어보시고 지우시면 됩니다.================= 질문 내용을 작성해주실 때, 위의 3단계 로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!! 현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ) 강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등) 이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요) 개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등.. 글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.) 서로 예의를 지키며 존중하는 문화를 만들어가요. 질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! ) 먼저 유사한 질문이 있었는지 검색해보세요. 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요. ================== zybo z7-20은 구하기가 어렵고 비싸서ZYNQ Xilinx Zynq-7000 FPGA보드를 사용하려고 합니다. 이보드로 수강이 가능한가요?

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서윤 댓글 2 좋아요 1 조회수 84

34장의 맛비 패턴 generator 관련 질문입니다!

미해결

설계독학맛비's 실전 Verilog HDL Season 2 (AMBA AXI4 완전정복)

안녕하세요 🙂 [1. 질문 챕터] : 34장 [2. 질문 내용] : 34장에서 tuser신호와 tlast신호는 맛비 패턴 generator가 master가 되어 신호를 전달해주는 것으로 이해했습니다! 혹시 tuser신호와 tlast신호의 발생 알고리즘이나 로직은 어떤 식으로 발생시키는 건가요?? test_pattern_generator 파일을 뜯어봤는데도 이해가 안가서 여쭈어 봅니다..! [3. 시도했던 내용, 그렇게 생각하는 이유] :

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dlrwo1475 댓글 2 좋아요 1 조회수 85

34장과 35장에서 설계한 IP는 DDI의 구조를 설계한 것인가요?

해결됨

설계독학맛비's 실전 Verilog HDL Season 2 (AMBA AXI4 완전정복)

안녕하세요 🙂 [1. 질문 챕터] : 34장,35장 [2. 질문 내용] : 34장과 35장에서 설계한 IP는 디스플레이에 들어가는 DDI의 구조를 설계한 것일까요? [3. 시도했던 내용, 그렇게 생각하는 이유] : 지금 디스플레이 공학을 배우고 있는데 화면에 데이터를 전달하는 역할이 마치 DDI의 역할과 비슷하여 궁금해서 여쭈어 봅니다! 아니면 DDI랑은 아예 관련이 없는 IP일까요?

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dlrwo1475 댓글 1 좋아요 1 조회수 78

환경설정 문

미해결

설계독학's Verilog 마스터 Season 1 (실전 코딩 테스트 문제로 완성하는 디지털 설계 엔지니어의 커리어 도약)

안녕하세요 🙂 [1. 질문 챕터] : 01-03 환경 소개 및 설치 가이드 [2. 질문 내용] : 안녕하세요 이제 막 베릴로그를 배워보려고하는 입문자입니다. 환경설정에서 말씀하신 Ubuntu version으로 설치 하려고했는데 아래 그림 처럼 20년도 버전부터 24년도 버전까지 다운받을수없다고 뜨네요 다른 툴을 다운 받아서 진행하면 되는지 궁금해서 질문 남겨봅니다..! [3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) ==================

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공린이 댓글 2 좋아요 2 조회수 97

[HDL 32장-2부] 참고 링크 관련

미해결

설계독학맛비's 실전 Verilog HDL Season 2 (AMBA AXI4 완전정복)

안녕하세요 🙂 [1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요. [2. 질문 내용] : eg) 질문 내용을 자유롭게 작성해주시면 되겠습니다 🙂 [3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) 안녕하세요, 맛비님. 아래 시간대에 언급해주신 링크가 영상 하단에 안 보여서 문의 드립니다. 관련 링크를 첨부해주시면 공부에 많은 도움이 될 것 같습니다. 4:50 - RESP 관련 링크 23:20 - AXI VIP 관련 링크 문의 읽어주셔서 감사합니다!

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xo 댓글 2 좋아요 1 조회수 96

강의 만료일 연장 신청

해결됨

디지털 회로설계 실무 : Computer Architecture 와 SoC 프로토콜 Digital IP 설계하기

안녕하세요! 제가 취업하고 시간이 안나서 강의수강을 미루고 있다 뒤늦게라도 강의를 들으려고 하는데 혹시 강의 만료일 을 연장해주실 수 있으실까요? 항상 도움 많이 받고 있습니다 감사합니다!

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tlsdlr00 댓글 2 좋아요 0 조회수 81

기초예제 파일 불러오기 문의

미해결

Verilog ZYNQ Program 1 (Zynq mini 7020)

안녕하십니까 템플릿을 만들어서 챕터를 하나씩 작성해보는 중입니다. 5-2에서 bitstream이 generate되지않아 문제를 해결해보려다가 기존에 제공되는 완성된 예제파일을 열어서 비교를 하려했습니다. 프로젝트 폴더 위치는 C:\Users\rnfkd\Desktop\CSG\reference documents\ch_05_2\ZynqTop인데 VIVADO에서 파일을 찾을때 다른 폴더를 잡고 찾는듯합니다. 어떻게 해결하면 좋을까요?

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csg05158 댓글 2 좋아요 0 조회수 158

혹시 별도의 자료가 있나요?

미해결

Verilog ZYNQ Program 1 (Zynq mini 7020)

페이지 하나하나마다 클릭해서 넘어가기가 너무 불편한데 강의내용이 모두 들어있는 하나의 PDF가 있는지 여쭤보고 싶습니다.

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고두은 댓글 2 좋아요 0 조회수 80

queue assignment pattern 문의 건

해결됨

Basic SystemVerilog Testbench ( 회로설계 검증 )

안녕하세요. queue 예제 관련 문의드립니다. int q[$] = {0,1,3,6}; int b[$] = {4,5}; 다음과 같이 초기값 선언 시 assignment pattern을 하지않는데 array type에서 이렇게 선언 시 systerm verilog 문법에서는 에러로 생각되는데 예제 의도에 대한 문의드립니다. 감사합니다. ] = {0,1,3,6}

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jaehyoung.shin 댓글 1 좋아요 0 조회수 72

Mission 5 문의 건

해결됨

Basic SystemVerilog Testbench ( 회로설계 검증 )

안녕하세요. Mission 5를 수행하면서 인프런_SVTB_Mission_5.PDF 를 참고하여 코드를 작성하던 중, scoreboard 에 cov_done 이 선언되어 있지 않아 아래 구문에서 에러가 발생하는 것을 확인했습니다. scb.cov_done = cov_done; PDF 내용에는 scoreboard 파일에 coverage 관련 내용을 추가하라는 안내가 없어, 우선 해당 구문을 삭제한 뒤 시뮬레이션을 진행해 보니 정상 동작하는 것을 확인했습니다. 혹시 현재 업로드되어 있는 PDF 파일이 최신 버전이 맞는지 확인 부탁드립니다. 또한 비교 및 참고를 위해 최종 작성된 testbench 파일들 ( environment.sv , generator.sv , scoreboard.sv 등 tb 폴더 내 전체 파일)도 공유해 주실 수 있을지 문의 드립니다. 감사합니다.

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jihye.oh 댓글 2 좋아요 0 조회수 98

Zynq z7 FPGA single-ended 관련

해결됨

FPGA의 기초

안녕하세요. 유익한 강의 올려주셔서 많은 배움 얻고 있습니다. 다름이 아니라 LED Blinking 프로젝트 관련하여 문의 드립니다. 제가 사용 중인 FPGA 보드(Zybo Z7-20)의 경우 125MHz single-ended 클럭만 지원하여, 아래와 같이 수정하여 진행하고 있습니다. IBUFDS 제거 (differential 클럭 미지원) MAX_COUNT를 125,000,000으로 변경 counter 비트폭을 28bit → 27bit로 축소 이렇게 진행해도 문제가 없는지 확인 부탁드립니다. 감사합니다.

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아크3 댓글 1 좋아요 0 조회수 83

강의자료 PDF 어떻게받나요?

해결됨

Basic UVM Testbench ( 회로 설계 검증 )

확인부탁드립니다.

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ghdrlqls11 댓글 2 좋아요 0 조회수 90

Differential Amp의 4가지 종류

해결됨

회로설계 입문자를 위한 디지털, 아날로그 설계와 실무 Project

삼코치님 안녕하세요. 다음과 같은 질문이 있습니다. 강의에서 Differential Amp의 4가지 종류와 여러 특징을 알려주셨는데요. 지금 단계에서는 각 회로들의 V_out과 관련된 일반화된 공식보다는 특징을 받아들이는 단계까지만 공부하면 되는 것일까요?? V_out과 관련된 공식이 궁금해서 도저히 제 손으로는 힘들어서...ㅎㅎ Ai한테 부탁해봤는데 엄청 복잡하더라고요...ㅎㅎ 그래서 궁금합니다. 지금 단계에서는 어디까지 공부하면 될지 알고 싶습니다.

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성규 댓글 1 좋아요 0 조회수 95

[HDL 22장] F/F CE 관련 질문

미해결

설계독학맛비's 실전 Verilog HDL Season 2 (AMBA AXI4 완전정복)

안녕하세요 🙂 [1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요. [2. 질문 내용] : eg) 질문 내용을 자유롭게 작성해주시면 되겠습니다 🙂 [3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) 안녕하세요, 맛비님. [HDL 22장] : Basic Module 설명 부분 (2:55) 관련하여 질문 드립니다. 해당 module에서는 data를 저장하는 F/F의 CE에 s_ready만 연결되어 있는데, s_ready & s_valid로 연결되어야 하는 것이 아닌지 궁금합니다. handshake는 valid, ready가 모두 1일 때 data transfer가 발생하는 것으로 이해했는데, s_ready만 CE에 연결된 경우, s_valid == 0이어도 s_ready == 1이 되어서 data가 전달되는 상황이 발생되는 것이라고 생각했습니다. 좋은 강의 제공해주셔서 감사합니다.

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xo 댓글 2 좋아요 1 조회수 105

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