안녕하세요 🙂[1. 질문 챕터] : Verilog HDL/FPGA 외전1 - Chapter2[2. 질문 내용] : 아키텍처-1 의 코딩 방식에 관한 질문[3. 시도했던 내용, 그렇게 생각하는 이유] :module clock_arch1 ( input clk, rst, en, output reg [5:0] sec_cnt, // clog2(60) output reg [5:0] min_cnt, // clog2(60) output reg [4:0] hour_cnt // clog2(24) ); wire w_sec_tick; gen_sec u_gen_sec ( clk, rst, en, w_sec_tick ); wire sec_th = sec_cnt == 60-1; wire min_th = min_cnt == 60-1; wire hour_th = hour_cnt == 24-1; always@(posedge clk) begin if(rst) begin sec_cnt <= 0; min_cnt <= 0; hour_cnt <= 0; end else if (w_sec_tick) begin if(sec_th) begin sec_cnt <= 0; if(min_th) begin min_cnt <= 0; hour_cnt <= hour_th ? 0 : hour_cnt + 1; end else begin min_cnt <= min_cnt + 1; end end else begin sec_cnt <= sec_cnt + 1; end end end endmodule 파형은 문제없이 나온것 같은데, 이런 방식으로 중첩 if 문을 사용하면 기존 Matbi_Watch_1 구조와 다르게 합성되어 타이밍에서 문제가 되는지 궁금합니다. 경계값(th)를 초 단위가 아닌 분/시/일/월 단위로하게되면 if 중첩은 깊어지겠지만 tick_cnt를 60/24/30/12으로 줄 수 있어서 큰 카운터가 필요하지 않을 것 같은데, 이 부분은 어떻게 생각하시는지 궁금합니다.

안녕하세요 🙂 안녕하세요, 맛비님 ! 강의 항상 잘 듣고 있습니다!HDL 34장 강의를 들으며 궁금증이 생겨서 질문드립니다. HDL 34장 22분30초 쯤에 read task를 통해 IDLE의 상태를 확인하는 부분입니다.read task를 통해 VIP master에서 ADDR_AP_CTRL, 즉 설정한 pattern generator의 주소의 값을 읽어오고, 이를 lite_rdata로 저장한 후, 이를 CTRL_IDLE_MASK parameter를 통해 IDLE state인지 확인하는 방법을 통해 IDLE 상태를 확인하고 작업을 실행하는 것으로 알고 있습니다.여기서 궁금한 부분이 IDLE 상태, 초기값을 설정하는 부분이 어디에 표시가 되어있는지, 만약 start_vip();를 통한 instantiation에서 초기값이 0x100으로 정해지는 것인지. 혹은 다른 방법을 통해 초기값을 0x100으로 지정할 수 있는지가 궁금합니다.제가 맛비님 강의를 수강하며 SystemVerilog를 함께 배우고 있는 과정이라 코드를 따라가는 부분에서 어려움을 겪어 이렇게 질문 드립니다.==================

안녕하세요 맛비님. 항상 질 좋은 강의 감사드립니다!!!<궁금한 부분>[AI HW Lab2] - 설계환경리뷰편의 7:40~ 쯤부분에 cnn_kernel.v파일의 i_soft_reset에 대해 맛비님께서 "register에 1이 저장이 되어 있을 때, 그걸 이용해서 reset을 걸 수 있다~~"이렇게 설명하셨는데요이거에 대해서 3가지 질문을 드리고 싶습니다.<질문내용>1 (제가 이해한 내용이 맞는지)2 (soft_reset을 쓰는 것의 장점)2-1 (2에서 파생된 궁금증) 원래 reset은 사람이 물리적으로 reset을 걸었다. 하지만, soft_reset은 SW가 register(1이 저장되어 있음)를 이용해서 내부에서 reset을 건다. 즉, 사람이 외부에서 reset을 걸지 않아도 내부적으로 reset이 가능하다  맞을까요?그리고 soft_reset의 장점이 궁금해서 gpt한테 물어보고 제가 정리한 장점은 다음과 같은데하나의 프로그램안에 여러개의 모듈이 있을 수 있다.만약, 어떤 모듈은 reset하고 싶고, 어떤 모듈은 reset하기 싫어이때, 구별해서 reset해주기 위해서 soft_reset을 쓴다.(기존의 reset은 모든 모듈을 한번에 reset하기 위한 것으로 남겨둔다)맞을까요?만약에 2가 맞다면 2-1. 각각의 모듈을 개별적으로 soft_reset 해주기 위해서는 거기에 할당되는 register가 또 개별적으로 사용 될 거라고 생각하는데 이러면 'HW자원을 많이 잡아먹는다'는 단점이 생긴다. 맞을까요?감사합니다!!

안녕하세요 🙂[1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요.[2. 질문 내용] : eg) 질문 내용을 자유롭게 작성해주시면 되겠습니다 🙂[3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) ================ 다음 내용은 읽어보시고 지우시면 됩니다.=================질문 내용을 작성해주실 때, 위의 3단계로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!!현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================예제코드 환경설정에 대한 부분을 따로 공개해둔 영상이 있다고 하셨는데, 그 영상이 어디있는 건지 못찾겠습니다..ㅠㅠ

안녕하세요 🙂[1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요.[2. 질문 내용] : eg) 질문 내용을 자유롭게 작성해주시면 되겠습니다 🙂[3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) handshake는 Master가 VALID신호를 보내고SLAVE가 READY신호를 보내면 MASTER가 DATA를 SLAVE에게 보내는 것으로 이해하였습니다. HDL 24장 1분 다이어그램 보면 제가 생각한대로 되어 있는데근데 HDL 24장 1분 24초로 넘어가면 skid buffer 다이어그램이 제가 설명한 것의 정반대로 되어 있습니다.저는 skid buffer를 각 Master와 Slave를 연결 해주는 통로로 생각했었는데skid buffer 자체가 오른쪽 절반은 Master역할을 하고 왼쪽 절반은 Slave역할을 한다고 봐야하나요? 어떻게 이해해야할지 모르겠습니다

안녕하세요 🙂[1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요.[2. 질문 내용] : eg) 질문 내용을 자유롭게 작성해주시면 되겠습니다 🙂[3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) ================ 다음 내용은 읽어보시고 지우시면 됩니다.=================질문 내용을 작성해주실 때, 위의 3단계로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!!현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.================== d flipflop을 본인 힘으로 안보고 코드를 작성 할 수 있어야 하나요?

module FA_CLA_1b 내 assign 구문 중 P(propagation) node에 대한 질문입니다.P는 Full-Adder 상에서 A와 B의 XOR Gate의 입력으로 들어가는 것을 알 수 있는데,왜 assign P = A | B;로 적혀져 있는지 궁금하여 질문드립니다!  

왜 SPICE output log가 안나오는지 잘 모르겠습니다.어느 부분에서 잘못 설정한걸까요?

안녕하세요 🙂[1. 질문 챕터] : 1장 Testbench clock 생성의 4분43초 부분에 대한 질문 입니다.[2. 질문 내용] : git_progject는 git.hub에서 다운 받고 실행 하는건가요 아님 그냥 mobaXterm에다가 쓰면 되는 건가요?[3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) ================ 다음 내용은 읽어보시고 지우시면 됩니다.=================질문 내용을 작성해주실 때, 위의 3단계로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!!현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

안녕하세요 맛비님 베릴로그 코딩을 하면서 항상 궁금했던 것이 있어 질문드립니다. 제가 HW 언어를 공부하면서 느낀 점은흔히 코딩을 처음 접하는 SW의 C언어와 같이 구현을 하면 안된다는 것입니다. 이렇게 생각한 이유는 HW는 병렬 처리가 가능하기 때문인데요!이렇다보니 SW언어에서의 for 구문과 HW의 for 구문이 어떻게 다르게 동작하는지 궁금했습니다.HW 언어의 for문은 시뮬레이션 환경에서 유효한 것인지? 합성이 될수도 안될수도 있다고 하여 질문드립니다. HW 언어에서 for 문이 합성이 된다면for loop에서의 동작은 병렬로 동시에 처리되는지 아니면 시뮬레이션 처럼 clk에 동기화 시킨다면 실제로 동기화되어 동작하는지 궁금합니다.또한 HW 언어에서의 for문을 어떤식으로 접근하면 설계하는데 도움이 될지 궁금합니다.감사합니다.

안녕하세요 강의자님, 현재 FPGA Program 1 을 수강하고 있습니다. 수강을 하다가 Verilog 코딩 스타일에 궁금증과 조언을 듣고 싶어서 질문하게 되었습니다.저도 이 강의를 들으면서 강의자님의 코딩 스타일을 배우고 싶어서 노력해왔고 현재는 익숙해진 상태입니다. 그런데 강의자님과 조금 다른 코딩 스타일을 접하게 되었는데 어떤 걸 구현하느냐에 따라 다르겠지만 어떤 경우에는 다른 코딩 스타일이 좀 더 한 번에 이해가 된 경우가 있었습니다. 예를 들어, state machine 에서 next_state = present_state; done = 1'b0; case (present_state) IDLE: begin if (start) next_state = BUSY; // 조건 end BUSY: begin next_state = FINISH; end FINISH: begin done = 1'b1;이런 식으로 각 상태에서 모든 변수를 처리하는 방식입니다. 저도 강의자님 스타일에 익숙해져서 하던 방식대로 짜보려고 했지만 어려움이 있었습니다. 강의자님은 어떻게 코딩 스타일을 정하셨는지 저도 강의자님 처럼 일관된 스타일로 어려운 코드를 어떻게 구현하기 위해 어떤 점을 중점적으로 연습하면 좋을지 조언 부탁드립니다. 감사합니다.

안녕하세요 🙂[1. 질문 챕터] : L0-P03_vector[2. 질문 내용] : 제공해주신 Lecture/Practical_interview_student/LEVEL_0/L0_P3_vector/design/vector.v에서TODO 아래에 정답 코드가 삭제되어있지 않습니다.[3. 시도했던 내용, 그렇게 생각하는 이유] : 자료 수정 부탁드립니다! 

26강 4:30에서 Ds가 0 또는 1로 간다고 하셨는데, 메타스태빌리티에서 캡처했기 때문에 값의 상태를 보장할 수 없다로 이해했습니다.클럭 도메인을 건널 때마다 동기화기를 써서 안정 상태로 보낼 수는 있겠지만, 그 값이 어떻게 변할지 알 수 없다면 어떻게 제어를 할 수 있는지 이해가 잘 안갑니다.

안녕하세요 맛비님🙂정말 하나부터 열까지 많이 배우고 있습니다 !맛비님께서 공사가 다망하시고 강의 방향성과 좀 다른 것 같아 답변을 바란다기보단 bug의심 report라고 봐주시면 감사하겠습니다.늘 많이 배우고 있습니다 *^^*[1. 질문 챕터] : HDL 39장(WMDA)[2. 질문 내용] : 맛비님 코드를 이용하며 이것 저것 바꿔보고 실험도 해보고 있는데요. 실험 중 write_timeout error가 report 되었습니다. 해당 Test case를 dump해보니 다음과 같은 issue가 있었는데요. (아래 그림 참고 부탁 드립니다.) 문제 상황: r_burst_len_aw가 1인 경우 아직 fifo를 거치지 않아 AWLEN_w의 값이 업데이트 되지 않았는데 그 기간 동안 w_hs가 발생하여 is_burst_done_w가 1'b1로 toggle되지 않고 이에 last b chanel transaction이 일어나지 않음.

안녕하세요 맛비님! 항상 좋은 강의 감사합니다.다름이 아니라 맛비님이 강의하시고 있는 ppt파일 혹은 pdf파일을 통해 강의를 들으면서 필기를 하고 싶은데 혹시 수강생들이 다운 받을수 있을까요?

안녕하세요! 해당 모듈에 대한 테스트벤치 코드를 system verilog 코드로 구현하셨는데 특별히 이유가 있는지 여쭤보고 싶습니다! .v 로 테스트벤치 만들고 싶은데, 다른 수업때처럼 tb_모듈명.v 만들어서 vivado 시뮬레이션 돌려도 무관한지 궁금합니다. 제가 오랜만에 해당 부분(axi4 stream)을 다시 듣는 중입니다. 혹시 이전 수업들에서 설명하셨던 내용이라면 죄송합니다..

안녕하세요 🙂안녕하세요, 맛비님 강의 잘 듣고 AXI 프로토콜 실습 중인 대학원생입니다.현재 Xilinx AXI VIP를 사용해 DUT(Master)를 검증하고 있는데, WREADY 신호가 시스템 클록(ap_clk)과 맞지 않게 토글되는 현상을 관찰했습니다.현상 요약: AXI VIP 환경에서 슬레이브 측 WREADY 신호 생성을 RANDOM 모드를 사용하고 있습니다." rgen.set_ready_policy(XIL_AXI_READY_GEN_RANDOM);"이 설정을 사용하자, VIP가 생성하는 m00_axi_wready 신호가 저희 DUT의 시스템 클럭(ap_clk)과 동기화되지 않은 상태로 토글되는 것을 확인했습니다. 즉, WREADY가 클럭 엣지에 맞지 않게 변경되면서, 의도치 않은 시점에 WVALID && WREADY 조건이 만족되어 w_hs (write handshake)가 발생하게 됩니다.결과적으로 클록 엣지 기준으로는 WREADY = 0이어야 하는데, δ‑사이클(글리치) 동안 1로 인식되는 문제가 생깁니다.질문: 위와 같은 상황에서 2가지 질문이 있는데요,1. PS(혹은 PL)의 DRAM 데이터를 AXI를 통해 PL영역(제가 설계한 DMA)으로 전송할 때, 위와 같은 WREADY 글리치가 FPGA 상 혹은 실제 ASIC 칩을 찍는다고 했을 때 실제로 발생하는 현상인가요?2. 현업에서는 이러한 경우가 발생한 경우에 어떻게 해결하는지 궁금합니다. (AXI4 protocol 사용 혹은 일반적인 signal)(추가로 좀 찾아보니 synchronizer를 사용해 latch한다고 하는데 AXI4 protocol에는 적합하지 않다고 판단됩니다.)

안녕하세요 🙂[1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요.[2. 질문 내용] : eg) 질문 내용을 자유롭게 작성해주시면 되겠습니다 🙂[3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) ================안녕하세요 디지탈 회로설계 관심많은 학부생인데 우연히 강의를 접하게 되어 정말 많은 도움 받고 있습니다.현재 해당 강의는 실습까지 완료하였는데 실습 중 궁금한 점이 몇가지 생겨 문의드립니다.ASIC 설계를 진행할 때, RTL 시뮬레이션은 주로 Cadence사의 Xcelium 시뮬레이터를 사용하고 있으며, 이 툴은 SystemVerilog의 다차원 배열을 지원하는 것으로 알고 있습니다. 실제로 저도 CNN core를 구현하면서 Xcelium을 통해 다차원 배열을 사용하여 RTL 시뮬레이션까지는 성공적으로 수행했습니다.하지만 FPGA 타겟 합성을 위해 Vivado를 사용하려 하니, Vivado는 SystemVerilog의 다차원 배열을 지원하지 않아 합성이 불가능하다는 점에 부딪혔습니다.궁금한 점은 다음과 같습니다:ASIC을 타겟으로 하는 칩 개발에서도 FPGA 기반의 프로토타이핑이나 검증 단계를 거치는 것으로 알고 있습니다. 그런데 이 경우, 다차원 배열을 사용한 RTL 코드를 Vivado에서 합성하려면 어떻게 처리하나요?xcelium을 사용하더라도 다차원 배열은 모두 일차원 벡터로 평탄화(flatten)해서 작성해야 하는 건가요?혹은 FPGA용 합성을 위해 별도로 변환된 RTL을 따로 관리하는지, 일반적인 업계의 방법이 궁금합니다. 2.현재 시즌 2부터 수강할지, 시즌 1부터 수강할지 고민하고 있습니다.저는 학부 수업에서 vivado 및 Verilog를 사용하여 16bit 기반의 non-pipelined CPU를 직접 설계하고, RTL 시뮬레이션까지 수행한 경험이 있습니다. 카운터, FSM 등 기본적인 디지털 회로 모듈을 RTL로 구현할 수 있는 수준의 기본 지식도 있습니다.다만 FPGA 실습에 필요한 배경 지식(BRAM, Vivado를 이용한 시뮬레이션 이후 합성 및 구현 흐름 등)은 거의 없는 상태입니다.관련해서는 alinx 사의 fpga인 ax7035b 모델에 카운터 정도 구현해서 올려봤습니다.이런 경우, 시즌 1부터 수강하는 것이 좋을까요?아니면 어느정도 RTL 설계 경험이 있으니 시즌 2부터 들어도 괜찮을까요?

안녕하세요 🙂[1. 질문 챕터] : Xilink Vivado 설치 강의에서 3분 53초 ,[2. 질문 내용] : 재설치하는 중입니다 설정->앱 들어가서 ubuntu 삭제하고 시작했습니다. 설치한 우분투(20.04.6 LTS) 실행 시위와 같은 에러가 발생했습니다. 삭제 후, 다른 버전(2022.04.5) 설치해도 같은 에러가 발생햇습니다.[3. 시도했던 내용, 그렇게 생각하는 이유] : 구글링 통해링크: https://velog.io/@ukja2/Ubuntu-%EB%94%94%EC%8A%A4%ED%81%AC-%EC%A7%80%EC%A0%95%ED%8C%8C%EC%9D%BC-%EC%98%A4%EB%A5%98시도해봤고 설치되었는데도 위 링크 해결방법을 따라하면 제공된 이름의 배포가 없다고 나옵니다ㅜㅜ  

막아 놓으신건가요?*인프런 운영에도 질문 넣었습니다.