안녕하세요. 인버터 설계시 부트스트랩 커패시터 관련 문의드립니다. 현재 영상에서는 부트스르탭 커패시터로 C60 (100nF) 을 사용하셨습니다. 인버터 설계시 부트스트랩 회로에서의 부트스트랩 커패시터와 PWM의 주파수가 적절해야 하는걸로 알고 있습니다. 혹시 100nF으로 설계하신 이유가 아래의 사양서상 추천 용량을 사용하신 건가요? (0.022µF to 0.1µF local decoupling capacitor is recommended between the HB and HS pins.) 혹시 그렇다 하시면, 해당 커패시터에 걸리는 충전전압 11.3V이므로 정격 전압은 15V 이상의 커패시터 전압용량으로 선정해야 안전한건가요?
디지털 회로설계 실무 : Computer Architecture 와 SoC 프로토콜 Digital IP 설계하기
quartus를 쓰면 gate level로 합성되게 되는 반면에, vivado를 쓰면 주로 LUT형태로 합성이 되는데 왜 그런지 궁금합니다! 그리고 vivado에서 power, timing 분석하려고 하는데, power는 잘 뜨는데, 각 port마다의 timing이 아무것도 안나옵니다. vivado에서는 어떻게 설정해야하는지 궁금합니다.
안녕하세요. 좋은 강의를 열강 하다 보니 질문이 계속 생겨서 귀찮게 해드리는거 같아서 죄송합니다. 2가지 질문이 있습니다. SMPR2 주석에 6.2us의 주기가 있는데, 이것이 혹시 Tconv 시간을 말씀하시는건가요? 맞다면, 6.2us가 아니라 7.5us가 아닌가요? ( Tconv = (sampling + conversion)*CLK = (56+12)* 111.1ns(9MHz) = 7.5us) 이번강좌에서 쓰로틀을 ADC로 읽는 과정에서 ADC Conversion mode를 single 로 하셨는데, 이렇게 되면 매번 코드에 SWSTART 반복과 EOC 대기를 을 진행해야 해서 CPU에 부하가 많이 걸리지 않나요? 어차피 While문 루프고, 쓰로틀은 계속적인 모니터링이 필요한 Analog 값이니 Continuous Conversion을 통해 1번만 트리거를 걸고 지속적으로 값을 모니터링을 하는게 더 효율적인 방법인거죠?
설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
안녕하세요 🙂 9장 Vitis Serial Terminal 을 통해 register에 Write, Read까지는 진행을 완료하였습니다. Zybo Z7-10 보드를 사용하고 있어 보드의 차이로 인해 led 점등 시간 제어가 안되는거 같습니다. 다른 분도 동일한 어려움을 겪으신거 같은데 "ip를 다시 생성하고 시도해서" 해결한 것으로 확인됩니다. 저 또한 여러번 ip 재생성과 여러 버전의 Vivado, Vitis를 사용하여 시도하였으나 모두 실패하였습니다. (2020.2, 2022.2, 2023.1) 툴 버전의 문제는 아닌것으로 파악되며 보드의 차이로 인한 문제라고 밖에 생각되지 않는 상황입니다. 어떤식으로 해결을 할 수 있을지 조언 부탁드립니다. 감사합니다.
안녕하세요 맛비님! 개인 실습 중 질문이 있어 질문드리게 된점 양해부탁드립니다. 먼저 현재 실습 중인 내용 말씀드리겠습니다. axi4-lite 를 통해서 텍스트에 입력되어 있는 input data를 인풋bram 에 입력시킵니다. 그 후, 개인적으로 만든 연산코어를 통해 연산하고 나서 연산결과를 연산코어 내의 레지스터에 저장합니다. 레지스터에 저장된 값을 output bram 에 입력합니다. 연산코어가 여러개여서 1-3 과정을 반복했습니다. 정리하면, input txt -> data_mover_bram -> bram0 -> 연산core -> data_mover_bram -> bram1 -> 연산core -> data_mover_bram -> bram2 ... -> 연산 core -> 매 clk 마다 연산결과 출력 과 같은 구조를 만들었습니다. testbench simulation 상에서는 원하는 결과를 얻었습니다. 하지만, fpga 에 올리기 위해 generate bitstream 과정을 진행하다가 아래 사진과 같이 자원을 고려하지 않고 구현했음을 깨달았습니다. (보드는 zybo z7 10 입니다) 제 추측으로는 연산결과를 각 연산core 에서 레지스터에 저장했다가 bram 에 입력했던 점이 문제라고 생각됩니다. 연산결과가 32bit 가 쌓일 때마다 결과 bram 으로 입력하는 방안을 고민 중인데 그러려면 각 연산 코어에서 bram 에 입력할때 AXI4 stream 을 사용해야 하는게 맞는지, valid/ ready 스트림 구조만 사용하는지 좋을지 알려주시면 감사하겠습니다. 강의 외 내용이 많아서 죄송합니다 ㅜㅜ (답변 거부하셔도 괜찮습니다.)
안녕하세요. 초보적인 질문 일 수가 있는데.. 동작이 잘 이해가 되지 않아서 질문 드립니다. 스위치 동작 Falling Edge에서만 인터럽트가 발생되는 코드로 버튼을 누르면 하드웨어 적으로 LOW되고 Falling 인터럽트가 발생되서 LED가 off 되는건 이해가 됩니다만, 버튼을 안누르면 하드웨어 적으로 High가 되지만 인터럽트는 발생이 안되서 LED의 상태는 유지 되어야 하는거 아닌가요? 즉, 지금의 동작은 누르면 LED OFF, 때면 LED ON 동작인데. 동작이 Falling에서만 인터럽트가 발생되서, 누를때만 ON됐다가 다시 누르면OFF 됐다가하는 동작이 되어야 하는게 아닌가 궁금합니다.
안녕하세요. 강의 잘 듣고 있습니다. ADC 변환 단계 설명자료에서 8bit는 step이 256이라고 되어 있습니다. 그런데, 8비트는 0~255로 2^8-1 = 255. 3.3V / 255 = 약 12.94mV로 계산되는 것이 맞지 않나 싶어서 문의드립니다. 10비트 = 1024-1, 12비트 = 4096-1, 16비트 = 65536-1 로 마찬가지입니다. 확인 부탁드립니다. 감사합니다.
안녕하세요. 강사님. 파워스테이지 + 주파수 보상 시 전체 대역폭 설정시 24.8kHz, 14kHz 중 낮은 주파수 대역을 선택한 이유가 궁금합니다. 주파수 보상으로 대역폭을 높이면 전류의 빠른 변화에도 반응할 수 있는게 아닌가요? 그러면 낮은 주파수 대역폭보다 높은 주파수 대역폭이 더 유리할 거라 생각되는데 상대적으로 낮은 주파수 대역을 선택한 이유가 무엇인가요?
설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
안녕하세요 🙂 [1. 질문 챕터] : 8장 실습 오류 관련 질문 [2. 질문 내용] : 플랫폼 인식 실패 오류 [3. 시도했던 내용, 그렇게 생각하는 이유] : // Error Log fatal error: myip.h: No Such file or directory // Vitis Log 09:13:53 ERROR : Failed to openhw "D:/Xilinx/Vitis/2022.2/project/axi/axi_plat/export/axi_plat/hw/axi.xsa" Reason: D:/Xilinx/Vitis/2022.2/project/axi/axi_plat/export/axi_plat/hw/axi.xsa is not available in the current workspace use 'getprojects' command to see list of available projects in current workspace 09:13:53 INFO : Result from executing command 'getProjects': RemoteSystemsTempFiles;axi_app;axi_app_system;axi_plat 맛비님 강의 영상을 따라서, hw/driver, ps7_cortex~, zynq_fsbl 아래의 myip 폴더의 Makefile을 전부 수정했는데 빌드를 할때마다 위와같은 오류가 나타납니다. 프로젝트를 Clean 한 이후에 다시 빌드하면 아래처럼 Platform Invalid 에러가 납니다.
안녕하세요. 강사님. 강의 잘 보고 있습니다. 제어기 대역폭 관련하여 GPT에 물어보니 제어기 대역폭은 보통 샘플링 주파수의 1/10에서 1/20로 설정한다고 합니다. 이유로는 나이퀴스트 주파수와 위상 지연이 연관이 있다고 하는데 이 부분이 아무리 봐도 이해가 안되네요. 왜 대역폭을 샘플링 주파수의 1/10으로 설정하는지 알 수 있을까요?
설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
안녕하세요 🙂 [1. 질문 챕터] : Verilog HDL/FPGA 외전1 - Chapter2 [2. 질문 내용] : 아키텍처-1 의 코딩 방식에 관한 질문 [3. 시도했던 내용, 그렇게 생각하는 이유] : module clock_arch1 ( input clk, rst, en, output reg [5:0] sec_cnt, // clog2(60) output reg [5:0] min_cnt, // clog2(60) output reg [4:0] hour_cnt // clog2(24) ); wire w_sec_tick; gen_sec u_gen_sec ( clk, rst, en, w_sec_tick ); wire sec_th = sec_cnt == 60-1; wire min_th = min_cnt == 60-1; wire hour_th = hour_cnt == 24-1; always@(posedge clk) begin if(rst) begin sec_cnt <= 0; min_cnt <= 0; hour_cnt <= 0; end else if (w_sec_tick) begin if(sec_th) begin sec_cnt <= 0; if(min_th) begin min_cnt <= 0; hour_cnt <= hour_th ? 0 : hour_cnt + 1; end else begin min_cnt <= min_cnt + 1; end end else begin sec_cnt <= sec_cnt + 1; end end end endmodule 파형은 문제없이 나온것 같은데, 이런 방식으로 중첩 if 문을 사용하면 기존 Matbi_Watch_1 구조와 다르게 합성되어 타이밍에서 문제가 되는지 궁금합니다. 경계값(th)를 초 단위가 아닌 분/시/일/월 단위로하게되면 if 중첩은 깊어지겠지만 tick_cnt를 60/24/30/12으로 줄 수 있어서 큰 카운터가 필요하지 않을 것 같은데, 이 부분은 어떻게 생각하시는지 궁금합니다.
안녕하세요, 속도 계산하는 코드에 질문이 있습니다. speed_km_h = motor_speed_rpm * (3.14159f * 0.6283f) * 60.0f / 1000.0f; 위 코드에서 0.6283f 라는 숫자에 대해서 궁금하여 글 남깁니다. 인 휠 모터의 지름은 20cm라고 알고 있습니다. 이를 미터로 계산하면 0.2m이고 둘레를 계산하기 위해 3.14159를 곱하면 0.6283184라는 숫자가 나오더군요. (둘레 x RPM x 60) / 1000 해서 km/h를 구하는 용도의 코드인 것 같은데 3.14159가 한번 더 중복되어 곱해진 것 아닌가 하여 글 남깁니다. 감사합니다.
안녕하세요 🙂 안녕하세요, 맛비님 ! 강의 항상 잘 듣고 있습니다! HDL 34장 강의를 들으며 궁금증이 생겨서 질문드립니다. HDL 34장 22분30초 쯤에 read task를 통해 IDLE의 상태를 확인하는 부분입니다. read task를 통해 VIP master에서 ADDR_AP_CTRL, 즉 설정한 pattern generator의 주소의 값을 읽어오고, 이를 lite_rdata로 저장한 후, 이를 CTRL_IDLE_MASK parameter를 통해 IDLE state인지 확인하는 방법을 통해 IDLE 상태를 확인하고 작업을 실행하는 것으로 알고 있습니다. 여기서 궁금한 부분이 IDLE 상태, 초기값을 설정하는 부분이 어디에 표시가 되어있는지, 만약 start_vip();를 통한 instantiation에서 초기값이 0x100으로 정해지는 것인지. 혹은 다른 방법을 통해 초기값을 0x100으로 지정할 수 있는지가 궁금합니다. 제가 맛비님 강의를 수강하며 SystemVerilog를 함께 배우고 있는 과정이라 코드를 따라가는 부분에서 어려움을 겪어 이렇게 질문 드립니다. ==================
mosfet에 풀다운의 저항 목적은 확실하게 0v로 유지하여 의도치 않은 Turn on의 목적은 이해가 됩니다만, 게이트에 남아있는 전하를 방전 시키기 위함도 있다고 하셨는데. 앞전강의(게이트라이버 설계(1)) 에서 R27,D4의 목적도 동일하게 Sink 전류를 흘러서 방전을 시키는 목적으로 동일 한거면 10k옴의 저항쪽 방전보다 5옴의 Sink전류로 다 방전되지 않나요?
