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미해결설계독학맛비's 실전 Verilog HDL Season 2 (AMBA AXI4 완전정복)
13강에 언급된 강의 내용 질문
안녕하세요 맛비님. 혹시 13강 40초쯤 AXI4-Lite를 Season1에서 다루었다고 나왔는데 혹시 Season1 몇강인지 여쭤볼 수 있을까요? 감사합니다.
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미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
비바도 all os버전
안녕하세요 🙂[1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요.[2. 질문 내용] :비바도 홈페이지에서 all os버전을 다운받으면 터미널에서 따로설치안하고 vivado실행 명령어만 실행하면 리눅스환경처럼 사용할수있나요??[3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) ================ 다음 내용은 읽어보시고 지우시면 됩니다.=================질문 내용을 작성해주실 때, 위의 3단계로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!!현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================
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미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
초기화를 reset_n 이 '1'일 때가 아닌 '0' 일 때 실행시키는 이유 질문
안녕하세요 🙂[1. 질문 챕터] : General question[2. 질문 내용] : init을 위해 reset_n 에 조건을 걸어 HDL 코드를 작성하신 것으로 보입니다. 해당 신호에 '0'이 들어와야 작동하게 설계하는 데에 이유가 있을까요...?[3. 시도했던 내용, 그렇게 생각하는 이유] : * 그렇게 설계한 이유에 대한 추측SW와 다르게 HW의 경우 physical noise (회로 상 interference, 자외선 / alpha 입자에 의한 TR 켜짐 현상 등) 에 의해 error가 발생할 수 있습니다.'1'을 기준으로 initialization을 실행시킬 경우, HW noise에 의해 의도치 않게 초기화가 될 가능성이 있어보입니다.
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미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
다운로드용량
안녕하세요 🙂[1. 질문 챕터] : 23:26[2. 질문 내용] : 설치과정에서 비바도를 설치하고 installing files, ~% completed 과정에서 용량을 엄청차지하는데 울트라스케일이런거는 0으로 바꿔도 되는거아닌가요? 영상에 설명이 따로 없어서 그냥 받고있는데 용량이 너무커요 ㅠㅠ 일단은 다운받고 필요없는 부분은 따로 삭제할수있나요??[3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) ================ 다음 내용은 읽어보시고 지우시면 됩니다.=================질문 내용을 작성해주실 때, 위의 3단계로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!!현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================
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미해결설계독학's Verilog 마스터 Season 1 (실전 코딩 테스트 문제로 완성하는 디지털 설계 엔지니어의 커리어 도약)
환불 문의
안녕하세요 설계독학맛비님. 강의 너무 잘 수강하고 있습니다.다름이 아니라 제가 어제 하루동안 1. 설계독학맛비's 실전 Verilog HDL Season 2 (AMBA AXI4 완전정복)2. 설계독학's Verilog 마스터 Season 1 (실전 코딩 테스트 문제로 완성하는 디지털 설계 엔지니어의 커리어 도약)3. 설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)이 세가지 강의를 모두 구매한 상태입니다. 당시 1번 강의 즉 Season2 강의에서 Season1 강의를 수강해야 수월하다는 이야기를 듣고 2번인 마스터 버전을 구매하였습니다. 하지만 강의에서 말한 Season 1은 2번 강의가 아닌 3번 강의로 2번 강의를 수강중 알게 되었습니다. 현재 2번 강의 수강률이 8.7%이며 첫번째 강의 자료를 다운받아 환불할 수 없는 상태이지만, 혹시나마 환불이 가능할까 여쭈고 싶습니다. 감사합니다.
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해결됨Basic SystemVerilog Testbench ( 회로설계 검증 )
Inline constraints 관련 질문
안녕하세요, 좋은 강의 잘 수강하고 있습니다.inline constraints 설명에 있는 예제 코드에서,obj_a.randomize() with {x > 3 && x < 10} 관련하여 몇 가지 질문이 있습니다.(1) 위와 같이 적용되는 randomize는 class demo 자체가 아닌, obj_a에 할당된 object memory에만 적용되는 것으로 이해했는데, 이해한 내용이 맞는지 궁금합니다.(2) class에 정의된 x > 0; x <= 5;의 constraint와, inline constraint x>3 && x<10;이 같이 적용되는 경우, 최종적으로 x>3 && x<=5로 solve 되는 것이 맞는지 궁금합니다.(3) 마지막으로 local::y에 대해 언급하신 건, constraint 조건을 걸 때, class의 y와 program block에 있는 y의 충돌을 피하기 위한 것인지 궁금합니다.질문 읽어주셔서 감사합니다.
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미해결설계독학's Verilog 마스터 Season 1 (실전 코딩 테스트 문제로 완성하는 디지털 설계 엔지니어의 커리어 도약)
[LV1_P4_REGISTER ] Non-Blocking
안녕하세요 ETA님 바쁘신데 고생 많으십니다.복습을 하던 도중 궁금한 점이 생겨 질문 남기게 되었습니다. //6.byte enable always @(posedge clk or posedge areset) begin if(areset) out_5 <= 16'h0; else begin if(sel[0]) out_5[7:0] <= in[7:0]; if(sel[1]) out_5[15:8] <= in[7:0]; end end 위의 코드를 아래와 같이 변경했을 때, sel = 2'b3인 경우 out_5[7:0]에는 어떤 값이 할당되는지 궁금합니다.. non blocking event region과 관련될 것 같은데, System Verilog LRM을 참조해봐도 이해가 가지 않아 질문 남깁니다. Non-Blocking assignment 관련하여, 어떤 값이 우선순위를 가지고 할당 되는지 질문 드리고 싶습니다., //6.byte enable always @(posedge clk or posedge areset) begin if(areset) out_5 <= 16'h0; else begin if(sel[0]) out_5[7:0] <= 8'bff; if(sel[1]) out_5[7:0] <= 8'b11; end end 좋은 하루 되십시오 ! [1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요.[2. 질문 내용] : eg) 질문 내용을 자유롭게 작성해주시면 되겠습니다 🙂[3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) ================ 다음 내용은 읽어보시고 지우시면 됩니다.=================질문 내용을 작성해주실 때, 위의 3단계로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!!현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================
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해결됨Basic SystemVerilog Testbench ( 회로설계 검증 )
SystemVerilog Interface - 1에서 modport 관련 질문
안녕하세요, 좋은 강의 제공해주셔서 감사합니다.modport의 예시 코드에서 궁금한 점이 있어서 질문 남깁니다.modport를 program에서 사용하는 예시 코드에서rtr_io.reset_n = 1'b0; 과rtr_io.cb.reset_n <= 1'b1;인 코드가 있는데요,이 말은 interface에서 async한 reset_n과 sync한 reset_n으로 2개의 reset_n 신호가 있다고 봐도 괜찮을까요? 2개의 신호로 존재한다면, async한 reset_n이 assert되면 이후의 posedge에 맞춰 sync된 reset_n이 자동으로 assert되는 것이 맞는지 궁금합니다.추가적으로, 만약에 clocking block의 sync한 reset_n을 asser하는 경우, async한 reset_n의 값이 변화되는지 궁금합니다.질문 읽어주셔서 감사합니다.
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미해결디지털 회로설계 실무 : Computer Architecture 와 SoC 프로토콜 Digital IP 설계하기
강의자료 pdf파일
안녕하세요 강의듣는 수강생입니다.수업 내용을 pdf로 필기하면서 진행중이었는데 초반강의에서 제공해주신 디지털회로설계 교안에서 chapter 5부터는 강의내용에 해당하는 pdf파일이 없고 띄엄띄엄 있어서 문의드립니다.개인적으로 pdf파일로 필기를 하면서 수업을 듣는게 좀더 효율적으로 생각이들어서 혹시 제공해주실수 있으신지 해서 문의드립니다.
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해결됨Basic SystemVerilog Testbench ( 회로설계 검증 )
FIFO read sequence waveform 관련 문의
안녕하세요, 공유해주신 FIFO verilog tb 관련하여 문의 드립니다.read transaction (task fifo_rd) 에서 temp_data = dout; 동작과 dout_read = 0;의 동작이 같은 시간대에서 진행되고 있습니다.코드 상에서는 temp_data = dout; 이후에 #(input_delay) 만큼 시간이 지난 후에dout_read = 0;이 되는 것으로 이해했는데, 이런 경우는 compile 과정에서 문제가 있는 것인지 궁금합니다.
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미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
비바도리눅스설치
안녕하세요 🙂[1. 질문 챕터] :섹션2[2. 질문 내용] : 비바도 설치영상이 섹션2에 2,3강의가 필수영상이라나와있는데 두강의 모두 설치를하는건가요?아니면 두개중하나만 고르는건가요??[3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) ================ 다음 내용은 읽어보시고 지우시면 됩니다.=================질문 내용을 작성해주실 때, 위의 3단계로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!!현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================
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미해결설계독학's Verilog 마스터 Season 1 (실전 코딩 테스트 문제로 완성하는 디지털 설계 엔지니어의 커리어 도약)
조건문에서 if 연속 사용
안녕하세요 🙂[1. 질문 챕터] : 21강(L1-P04)13분 14초[2. 질문 내용] : else begin 다음에 if를 2번 사용해도 되는 것인가요?[3. 시도했던 내용, 그렇게 생각하는 이유] : 첫번째 if 다음에 2번째부터는 else if를 사용해야 한다고 생각했습니다. 상관 없는 것인가요? ================ 다음 내용은 읽어보시고 지우시면 됩니다.=================질문 내용을 작성해주실 때, 위의 3단계로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!!현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================
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미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
전체path복사넣기
안녕하세요 🙂[1. 질문 챕터] : 15:21 [2. 질문 내용] : 저는 영상처럼 pwd치고 /home/hyuk/tools을 복사넣기 하려고 해도 tools/가 백스페이스로 지워지지않는데 어떻게 해야하나요?? [3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) ================ 다음 내용은 읽어보시고 지우시면 됩니다.=================질문 내용을 작성해주실 때, 위의 3단계로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!!현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================
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해결됨디지털 회로설계 실무 : Computer Architecture 와 SoC 프로토콜 Digital IP 설계하기
수강기간변경
수강기간이 얼마 남지않아 이전의 QnA를 확인해보니 무제한으로 변경가능한거같아 무제한으로 변경 문의드립니다.
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미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
Vivado 2025.2 리눅스 설치 후 실행 에러와 솔루션 (libxv_commontasks.so)
안녕하세요 🙂[1. 질문 챕터] : 필수과정! Xilinx Vivado 2022.2 설치 (~..)[2. 질문 내용] : Vivado 2025.2 리눅스 설치 후 에러 발생 및 해결방법(에러 로그 : application-specific initialization failed: couldn't load file "libxv_commontasks.so": libtinfo.so.5: cannot open shared object file: No such file or directory) [3. 시도했던 내용, 그렇게 생각하는 이유] : sudo apt install libtinfo5: libtinfo5 패키지 구버전 호환 문제로 실행 에러 발생, 설치 후 에러 해결 AI 만세
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미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
explorer.exe오류
안녕하세요 🙂[1. 질문 챕터] : 1장 8분2초[2. 질문 내용] : explorer.exe를 실행하면 -bash: /mnt/c/WINDOWS/explorer.exe: cannot execute binary file: Exec format error 이런 에러만 나옵니다 빨리 공부하고싶은데 한단계 나아갈때마다 에러가 나오네요 ㅠㅠ [3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) ================ 다음 내용은 읽어보시고 지우시면 됩니다.=================질문 내용을 작성해주실 때, 위의 3단계로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!!현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================
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mobaxterm설치오류
안녕하세요 🙂[1. 질문 챕터] : 3분38초[2. 질문 내용] : mobaxtrem설치를 영상을 보고 그대로 따라했는데 계속 설치오류가 뜨네요 ][3. 시도했던 내용, 그렇게 생각하는 이유] : ================ 다음 내용은 읽어보시고 지우시면 됩니다.=================질문 내용을 작성해주실 때, 위의 3단계로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!!현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================
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해결됨[2주 합성 실습 챌린지 2기] 실무환경(Synopsys Design Compiler) RTL 합성 체험하기
현재 직장인이라서 시간이 너무 없습니다.
너무 바빠서 하루 딱 접속했습니다. design compiler를 더 써보고 싶은데 기간 연장이 가능할까요? 아니면 언제 또 챌린지를 여시나요? 회사에서도 물론 디자인 컴파일러를 쓸수있는데 예제 파일이 없어서 혼자 공부 하기가 어려워서 이 강의를 통해 꼭 공부하고 싶습니다.
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미해결설계독학's Verilog 마스터 Season 1 (실전 코딩 테스트 문제로 완성하는 디지털 설계 엔지니어의 커리어 도약)
vivado 설치
안녕하세요 🙂[1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요.[2. 질문 내용] : eg) 질문 내용을 자유롭게 작성해주시면 되겠습니다 🙂[3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) vivado설치 과정에서 개인정보 적는 칸에 학생에 관련된 내용을 적고 했는데 2일동안 계속 안되는 것 같아서 다운로드를 못 받고있는 상태입니다 혹시 가능하시다면 25.1버전의 설치 파일 공유 가능할까요...? kimjw033160@gmail.com 입니다 죄송합니다...
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해결됨디지털 회로설계 실무 : Computer Architecture 와 SoC 프로토콜 Digital IP 설계하기
프로그램 종류
안녕하세요 제가이미 학교에서 디지털시스템과목으로 비바도 프로그램을쓰고있는데 이 프로그램으로 계속 강의를 진행해도 문제가없을까요??