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설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)

[HDL 1장] Testbench 에서 Clock 생성하기 ( Clock 이 없는 디지털 회로 설계를 논하지 말라. )

chap.1 vivado display 관련 질문드립니다.

514

soohyun8020

작성한 질문수 1

1

안녕하세요! 1장 공부하다 궁금한 점이 생겨 질문드립니다.

다음과 같이 display를 실행 했을 때, 결과가 아래와 같이 나왔습니다.

이때 0과 100 사이에 왜 공백이 생기는지 궁금합니다.
이 공백을 없애는 방법도 있나요?

verilog-hdl fpga 임베디드

답변 1

0

설계독학맛비

안녕하세요 :)

다음처럼 %d -> %0d 로 수정하시면 됩니다.

앞의 숫자 0은 공백 칸 개수를 의미해요.

image

 

즐공하세요 :)

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