chapter_2 , build 파일 실행불가...
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작성한 질문수 5
기존에 이미 작성되어있던 코드를 지우고 제가 영상보면서 연습 차 다시 작성했는데..-_-;
저장하고 그 후에 ./build 실행하니 다양한 오류가 뜨더라구요...
raineesm@DESKTOP-VLU7A79:~/Matbi_VerilogHDL_Season1/chapter_2$ ./build
WARNING: [XSIM 43-3479] Unable to increase the current process stack size.
INFO: [VRFC 10-2263] Analyzing Verilog file "/home/raineesm/Matbi_VerilogHDL_Season1/chapter_2/tb_clock_generator.v" into library work
INFO: [VRFC 10-311] analyzing module tb_clock_generator
ERROR: [VRFC 10-8414] extra comma in port association list is not allowed [/home/raineesm/Matbi_VerilogHDL_Season1/chapter_2/tb_clock_generator.v:56]
ERROR: [VRFC 10-8530] module 'tb_clock_generator' is ignored due to previous errors [/home/raineesm/Matbi_VerilogHDL_Season1/chapter_2/tb_clock_generator.v:21]
Vivado Simulator v2022.2
Copyright 1986-1999, 2001-2022 Xilinx, Inc. All Rights Reserved.
Running: /home/raineesm/tools/Xilinx/Vivado/2022.2/bin/unwrapped/lnx64.o/xelab tb_clock_generator -debug wave -s tb_clock_generator
Multi-threading is on. Using 2 slave threads.
ERROR: [XSIM 43-3225] Cannot find design unit work.tb_clock_generator in library work located at xsim.dir/work.
ERROR: Please check the snapshot name which is created during 'xelab',the current snapshot name "xsim.dir/tb_clock_generator/xsimk" does not exist
답변 1
0
안녕하세요 :)
syntax error 로 보여지고요.
해당 에러 메세지를 해석해보시겠어요?
(스스로 해결가능하다 판단되고요) 답은 메세지에 있습니다.
찾기 어려우시면 제공 드린 코드랑 비교해보는 것도 하나의 방법일 수 있겠네요. :)
0
왠지포트를 괄호() 말고, 모듈 내에 선언하셨을 것 같아서, 적어보면.
질문글 캡쳐해주신 오른쪽 코드 보시면, 포트 선언시 세미콜론(;) 대신 콤마(,)를 쓰시면 됩니다.
iclk;
iclk,
즐공하세요 :)
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