chapter 20. BRAM 1 cycle latency 질문 드립니다.

Question

Chapter 20/simple_bram_ctrl.v 파일 line 138에서 궁금한 점이 있어서 질문 드립니다! // 1 cycle latency to sync mem output always @(posedge clk or negedge reset_n) begin if(!reset_n) begin r_valid <= 0; end else begin r_valid <= o_read; // read data end end 위 코드에서 1 cycle(10ns) delay가 발생하는 이유가 TestBench 코드에서 True DPBRAM 모델에 데이터를 Write하도록 wiring했고, DPBRAM 모델에서 Read나 Write를 하려면 1cycle이 걸리니깐, 파형이 1 cycle 뒤로 밀린 waveform이 나오는 것이라고 이해했습니다. Q1. 제가 맞게 이해한 것인가요?? Q2. 그렇다면, Write를 하는 과정에서도 1 cycle이 delay 되는 것이 맞나요??

설계독학맛비 · Answer

안녕하세요 :) 제가 제공해드린 memory 코드는, Memory model 과 동시에 Xilinx FPGA 에서 실제 Implementation 까지 되는 코드 입니다. 즉 Model 코드의 동작과 동일한 BRAM 이 Mapping 이 됩니다. Q1. 제가 맞게 이해한 것인가요?? Q2. 그렇다면, Write를 하는 과정에서도 1 cycle이 delay 되는 것이 맞나요?? -> 네, BRAM Primitive cell 동작이 Read 는 1cycle 이후에 값이 나오고, Write 는 쓰자마자 적용이 아닌 1 cycle 뒤에 값이 BRAM 저장이 됩니다. Read / Write 에 모두 1 cycle 의 latency 가 필요합니다. 추가로 몇자 더 적자면, 만약 Write 에 1 cycle latency 가 없다 라는 가정이면, Read / Write 모두 같은 Address 를 같은 timing 에서 요청하면 어떤 값이 Read 되어야 하는 동시성 이슈 문제도 있어요. 지금 전달드린 메모리 코드에서는 이전에 적혀있던 값이 Read 가 되겠네요. 이런거를 WAR (Write After Read) 이라고 도 표현하는데요. 현업에서는 다양한 종류의 Memory 를 지원하기 위해서, IP 설계시 이런 동일 Address 접근은 피해서 설계합니다. 동시성 이슈에서 어떤 동작을 할 것인가는 메모리 스펙마다 달라요. 즐공하세요 :)