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설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)

[HDL 0장] Hello World 프로그램 (맛비 세계에 오신 것을 환영합니다.)

1강 build 문제

557

모동숲야곱

작성한 질문수 12

1

스크린샷 2023-01-08 오후 10.41.40.png안녕하세요 맛비님

혹시 이 문제는 어떻게 해결해야 할 지 알 수 있을까요?

설치가 제대로 안된 것일까요?

fpga verilog-hdl 임베디드

답변 1

1

설계독학맛비

안녕하세요 :)

현재 캡쳐만 보았을때는 정상 설치가 안되신 것 같아요.

설치 영상 따라하시고 나서, vivado 실행시 화면 보셨나요?

확인부탁드려요 :)

latency 개념 구현

1

90

3

비바도 all os버전

1

76

2

초기화를 reset_n 이 '1'일 때가 아닌 '0' 일 때 실행시키는 이유 질문

1

75

2

다운로드용량

1

74

2

비바도리눅스설치

1

83

2

전체path복사넣기

1

63

2

Vivado 2025.2 리눅스 설치 후 실행 에러와 솔루션 (libxv_commontasks.so)

1

156

2

explorer.exe오류

1

107

3

mobaxterm설치오류

1

92

2

./build시, waveform 'divide color' 사용

1

57

2

Latch와 관련하여 (Time borrowing, Latch-based design)

1

134

2

clean 명령어가 안되는데, 따로 저장해줘야 하는지 궁금합니다.

0

64

1

안녕하세요 설치 관련 질문 드립니다.

1

65

3

16장 mealy 설계.

1

74

2

14장 Cycle 관련, Testbench 코드.

1

64

2

21강(16장) 초기값 설정이 적용되는 시점 질문

1

60

1

20강(15장) - 밀리 머신 관련하여 질문 드립니다.

1

70

2

build에러 질문

0

58

2

1장 ./build에서 에러가 나요

1

74

2

FPGA 강의 보드 문의 드립니다.

1

110

2

5장 DFF특성에 대한 질문

1

77

3

vivado linux 사용 이유.

1

139

2

메모리의 형태가 전체설계에 미치는 영향이 궁금합니다.

1

105

2

디스코드 멤버쉽 등업 관련 문제

1

92

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