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설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)

build, clean파일

537

ece

작성한 질문수 7

1

안녕하세요 맛비님! 강의 잘 듣고 공부하고 있습니다.

예제 코드를 실행해보고 작성해보면서

build, clean파일에 대해 의문점이 생겼는데요.

질문을 나눠서 드릴게요

  1. 현업에서 개발을 하실 때도 이렇게 build와 clean파일을 생성해두고 개발을 하시나요?

  2. xilinx로 개발을 하신다면xvlog, xelab, xsim에서 모듈파일과 테스트벤치 파일 명만을 바꿔서 build파일을 계속 만들어놓고 개발하시는거죠? (xilinx에서 개발할때 xvlog,xelab,xsim 말고 다르게 컴파일 하는 루트가 있는지에 대한 질문입니다)

 

항상 성의있는 답변 감사합니다. 즐거운 하루 되세요

임베디드 verilog-hdl fpga

답변 1

0

설계독학맛비

안녕하세요 :)

Q1 현업에서 개발을 하실 때도 이렇게 build와 clean파일을 생성해두고 개발을 하시나요?

현업에서는 python, makefile 등등의 방법을 사용합니다. 정답은 없습니다.

핵심은 쉽게 사용하기 위함입니다. (명령어 한줄에 다되게 하자.)

Q2 xilinx로 개발을 하신다면xvlog, xelab, xsim에서 모듈파일과 테스트벤치 파일 명만을 바꿔서 build파일을 계속 만들어놓고 개발하시는거죠?

현업에서는 xilinx 로 waveform을 보진 않지만, 유료툴을 사용합니다.(ncsim, verdi etc)

핵심은 쉽게 사용하기 위한 스크립트를 만들고 사용합니다. 위의 질문은 맞습니다.

Q3 (xilinx에서 개발할때 xvlog,xelab,xsim 말고 다르게 컴파일 하는 루트가 있는지에 대한 질문입니다)

저 flow 는 문서상에서 가이드 하는 flow 입니다. Xilinx tool 내에서 다른방법은 저도 잘 모르겠네요.

 

즐공하세요 :)

 

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