Clock 신호를 logic으로 건드렸을 때
416
작성한 질문수 1
Clock gating model 강의를 듣다가 중간에 Clock 신호를 Logic으로 건드렸을 때 다양한 문제가 발생하기 때문에 주의를 요한다고 하셨는데
왜 문제가 발생하는지 궁금합니다.
또 다양한 문제는 어떤 것들이 있는지도 궁금합니다.
답변 1
0
안녕하세요 :)
Clock 신호는 Digital logic 에서 대부분의 Logic 이 사용하는 Signal 입니다.
예를 들면 다음 그림처럼 말이죠. 흰색 line 이 clock.
이런 clock 신호를 Logic 으로 (아무이유없이) 건드리게 되면, 무슨문제가 발생하냐면 간단합니다.
정상동작을 안할 확률이 매우매우 높아집니다.
왜? 가 궁금하시다면 다음 문서를 참고해보세요.
http://users.ece.utexas.edu/~mcdermot/vlsi1/main/lectures/lecture_9.pdf
ASIC 을 하려면 STA (Static Timing Analysis) 과정이 필수이고요, 그 중 Clock 이 가장 중요합니다.
즐공하세요 :)
latency 개념 구현
1
127
3
비바도 all os버전
1
95
2
초기화를 reset_n 이 '1'일 때가 아닌 '0' 일 때 실행시키는 이유 질문
1
101
2
다운로드용량
1
82
2
비바도리눅스설치
1
100
2
전체path복사넣기
1
75
2
Vivado 2025.2 리눅스 설치 후 실행 에러와 솔루션 (libxv_commontasks.so)
1
188
2
explorer.exe오류
1
121
3
mobaxterm설치오류
1
103
2
./build시, waveform 'divide color' 사용
1
62
2
Latch와 관련하여 (Time borrowing, Latch-based design)
1
152
2
clean 명령어가 안되는데, 따로 저장해줘야 하는지 궁금합니다.
0
73
1
안녕하세요 설치 관련 질문 드립니다.
1
73
3
16장 mealy 설계.
1
83
2
14장 Cycle 관련, Testbench 코드.
1
75
2
21강(16장) 초기값 설정이 적용되는 시점 질문
1
68
1
20강(15장) - 밀리 머신 관련하여 질문 드립니다.
1
77
2
build에러 질문
0
63
2
1장 ./build에서 에러가 나요
1
83
2
FPGA 강의 보드 문의 드립니다.
1
121
2
5장 DFF특성에 대한 질문
1
88
3
vivado linux 사용 이유.
1
155
2
메모리의 형태가 전체설계에 미치는 영향이 궁금합니다.
1
114
2
디스코드 멤버쉽 등업 관련 문제
1
98
2