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Clock 신호를 logic으로 건드렸을 때
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Clock gating model 강의를 듣다가 중간에 Clock 신호를 Logic으로 건드렸을 때 다양한 문제가 발생하기 때문에 주의를 요한다고 하셨는데
왜 문제가 발생하는지 궁금합니다.
또 다양한 문제는 어떤 것들이 있는지도 궁금합니다.
답변 1
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설계독학맛비
지식공유자
안녕하세요 :)
Clock 신호는 Digital logic 에서 대부분의 Logic 이 사용하는 Signal 입니다.
예를 들면 다음 그림처럼 말이죠. 흰색 line 이 clock.
이런 clock 신호를 Logic 으로 (아무이유없이) 건드리게 되면, 무슨문제가 발생하냐면 간단합니다.
정상동작을 안할 확률이 매우매우 높아집니다.
왜? 가 궁금하시다면 다음 문서를 참고해보세요.
http://users.ece.utexas.edu/~mcdermot/vlsi1/main/lectures/lecture_9.pdf
ASIC 을 하려면 STA (Static Timing Analysis) 과정이 필수이고요, 그 중 Clock 이 가장 중요합니다.
즐공하세요 :)