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설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)

[HDL 19장] Internal Memory Interface 에 대해 이해해보자 (FPGA 의 BRAM 을 이해하기 - 이론편)

bram 주소 접근

519

윤동욱

작성한 질문수 8

1

안녕하세요

올려주신 bram 가이드를 보고 generate address interface with 32bits를 체크하고 single port ram을 ip로 생성해서 사용해봤어요 사용해보니 주소가 0~3, 4~7 이렇게는 같은 주소로 덮어 씌워지더라고요 그래서 주소를 4씩 늘려줘서 데이터를 쓰고 읽어봣더니 정상 동작 하더라고요

주소가 왜 4씩 늘려줘서 데이터를 써줘야하는지에 대해서 찾아보는데 잘 안찾아져서요

그 이유에 대해서 설명을 좀 듣고 싶어요 아니면 또 관련된 가이드가 있을까요

fpga verilog-hdl 임베디드

답변 1

0

설계독학맛비

안녕하세요 :)

올려주신 bram 가이드? 가 무엇인지 궁금하네요.

질문이 모호한 상태에서 답을 드리자면,

0, 4, 8 의 4 address 증가 형태일때, Data bit width 가 32 bit 아닌가요?

Bus 시스템에서 Address 는 Byte 단위가 "국룰" 이고요.

만약에 32b 의 data width 를 갖는다면 Byte Address 룰을 따를 가능성이 있습니다.

32 bit == 4 byte

즐공하세요 :)

 

 

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