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맛비님 질문이 있습니다.
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안녕하세요. 공부를 하다가 한가지 궁금한 점이 있어서 여쭤봅니다!!
asic 레벨로 합성시에 합성이 불가한 문법이 있다고 들었는데
synopsys Design Compiler로 verilog file을 돌릴 때 integer와 같은 구문도 이상없이 돌아가는지가
너무 궁금합니다.
개인적인 질문일 수도 있지만 정보를 찾기가 힘들어서 여쭤봅니다. 죄송합니다 ㅠㅠ
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설계독학맛비
지식공유자
안녕하세요 :)
integer 도 합성 가능합니다. (이해하고 정확하게 기술했다는 가정입니다.)
integer == signed 32bit type
다만 wire 와 reg 의 경계가 모호해질 수 있음으로 구분이 잘 안되신다면, integer 대신
wire signed [31:0] 혹은 reg signed [31:0] 을 사용하시는게 좋습니다.
그외 합성코드에 generate 라던가, for loop 을 사용하는데 그때 loop 의 타입으로 integer 를 사용합니다. 합성은 문제 업습니다.
Simulation 이야 합성을 위한 코드는 아니기에, integer 를 편하게 사용하셔도 됩니다.
그림 출처 : https://verilogguide.readthedocs.io/en/latest/verilog/datatype.html