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설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)

[HDL 7장] Combinational Logic 이해하기 (4칙연산 실습. 여러분이 설계하는 디지털로직의 99.99% 는 Combinational + Sequential Logic 입니다.)

질문입니다

378

윤동욱

작성한 질문수 8

1

combi_test_1.v 에서 제가 맛비님꺼 주석처리하고 제가 직접 작성했는데요

reg 부분에서 

reg [7:0] o_value_add, o_value_sub, o_value_mul, o_value_div;

이렇게 했을 땐 오류뜨고,

reg [7:0] o_value_add;

reg[7:0] o_value_sub;

reg [7:0] o_value_mul;

reg [7:0] o_value_div;

이렇게 수정하니 오류가 뜨지 않네요.

제가 알기론 한줄에 쓰나 풀어쓰나 차이가 없는걸로 알고있는데 왜 오류가 났는지 알수있을까요...?

verilog-hdl fpga 임베디드

답변 4

1

윤동욱

답변 성실히 해주셔서 감사합니다.

0

설계독학맛비

즐공하셔요 :)

1

윤동욱

이해합니다. 

'w_'  맞습니다. 맛비님이랑 다른 포트를 가지고 온건 압니다.

하지만 TOP이 테스트벤치코드인데 하위 출력포트를 가지고 오는게 아니라 top 모듈에서 wire 선언해준 포트의 출력을 봐야하는게 아닌가요 ㅠㅠ 

제가 잘못이해하고 있는건가요??

 

0

설계독학맛비

 

하지만 TOP이 테스트벤치코드인데 하위 출력포트를 가지고 오는게 아니라 top 모듈에서 wire 선언해준 포트의 출력을 봐야하는게 아닌가요 ㅠㅠ 

네 맞습니다.

testbench 상의 wire 가 floating 되어 있는지 봐주세요. (high z, 는 아무것도 연결이 안되어 있을때 발생합니다.)

제가 드린 예제에서는 "w_" 이미 잘 동작하는 상태라, 비교 부탁드립니다. 즐공하세요 :)

1

윤동욱

r_ 이게 맞습니다 제가 애매하게 적엇네요 그리고 맛비님이 테스트해본게 맞습니다.

제가 테스트하면 하이 제트가 나와서요 사진 첨부하겟습니다.


0

설계독학맛비

첨부해주신 코드에는 

"w_" 가 없어요. 꼼꼼히 확인 부탁드립니다.

다시 말씀드리지만, "개인이 수정한 코드는 봐드리지 않는다."  

서운하실 수 있겠지만, 이 부분은 인지 부탁드려요. (지금 이정도 핑퐁 만 봐도.... 다수의 수강생을 상대해야하는 제 입장을 이해 부탁드리겠습니다. ㅠ.ㅠ)

0

설계독학맛비

안녕하세요 :)

"o_ " 이게 맞나요?

 

"r_" 가 아니고요...?      (애매하게 적어주시면, 제가 답변이 어려워요.. ㅠ)

강의외의 수정한 코드는 답변에 어려움이 있음을 인지 부탁드립니다,

https://www.inflearn.com/news/312949

 

("r_" 일것이다) 추측으로 다음과 같이 수정했습니다.

정상동작합니다.

 

문법 에러를 꼭 확인해주세요. (안되면 어떻게 안되는지도 상세히 적어주시면 답변에 도움이 될 것 같습니다.)

즐공하세요 :)

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