챕터 17의 FSM 실습응용편 코드에 대해 질문 있습니다.

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태엽

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설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)

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질문 1. tb_FSM 코드

56번째 줄의 @(posedge clk); 문장은 이해 하였습니다. 그런데 47번째 줄의 동일 구문은 꼭 필요한 문장인가요?

negedge에서 다음 wait(o_idle) 문장이 실행되면 안되서 적어놓으신 걸까요?

질문 2. FSM 코드

101번째 문장에서 num_cnt를 -1 하신 이유가 궁금합니다. 

저의 생각은 num_cnt를 0부터 카운트 하고, $time 을 계산할때 0~99까지 총 100번을 카운트 하기 때문에, -1을 하신게 아닌가

생각을 해봅니다.

무더운 여름이지만 행복하고 좋은 하루 되세요 맛비님.

fsm 임베디드 fpga verilog-hdl

답변 1

설계독학맛비

지식공유자

안녕하세요 :)

clock 동기화를 위해서 @(posedge clk) 를 적었습니다.

56번째 줄의 @(posedge clk); 문장은 이해 하였습니다. 그런데 47번째 줄의 동일 구문은 꼭 필요한 문장인가요?

negedge에서 다음 wait(o_idle) 문장이 실행되면 안되서 적어놓으신 걸까요?

지금 상황에서는 없어도 괜찮습니다.

101번째 문장에서 num_cnt를 -1 하신 이유가 궁금합니다. 
저의 생각은 num_cnt를 0부터 카운트 하고, $time 을 계산할때 0~99까지 총 100번을 카운트 하기 때문에, -1을 하신게 아닌가
생각을 해봅니다.
정확하게 맞습니다. 100번을 counting 하고 싶어서 -1 을 사용했습니다. (0~99)
 
 
더위 조심하시고, 즐공하세요 :)

태엽

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