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설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)

[HDL 1장] Testbench 에서 Clock 생성하기 ( Clock 이 없는 디지털 회로 설계를 논하지 말라. )

github가 안들어가져요!

870

죠니

작성한 질문수 1

1

안녕하세요.
 
강의 잘 보고있습니다. 감사합니다.
 
실습파일을 clone하려고 하는데 github가 안들어가져서 질문남깁니다!!

verilog-hdl 임베디드 fpga

답변 2

1

죠니

아 앞전 강의 한 번 더 봤는데 지금 파일이 동일한 걸 확인했네요. 감사합니다.

1

설계독학맛비

안녕하세요 :)

유료강의 전환이후로 git 은 비공개 입니다.

수강생분들에게만 드리는 압축 zip 파일을 참고해주세요.

즐공하세요 :)

git hub 404 error 도움 부탁드립니다.

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