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설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
[HDL 2장] Testbench 와 DUT (Design Under Test) 란?
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안녕하세요. 맛비님 기초가 부족하다보니 추천해주신 책과 함께 처음부터 다시 돌려보고 있습니다.
clock gating model 코드에서
assign o_clk = i_clk & i_clock_en;
이라는 부분에서 assign대신
wire o_clk = i_clk & i_clock_en; 으로 해도 괜찮은지
안된다면 이유가 궁금해서 질문 드립니다!
답변 1
안녕하세요 :)
됩니다!!!
즐공하세요 :)
