clock gating model 실습코드 질문
406
작성한 질문수 4
안녕하세요. 맛비님 기초가 부족하다보니 추천해주신 책과 함께 처음부터 다시 돌려보고 있습니다.
clock gating model 코드에서
assign o_clk = i_clk & i_clock_en;
이라는 부분에서 assign대신
wire o_clk = i_clk & i_clock_en; 으로 해도 괜찮은지
안된다면 이유가 궁금해서 질문 드립니다!
답변 1
Vivado 설치 / download 불가
1
50
2
fpga
1
81
2
Chapter 16 FSM 관련 질문
1
103
2
강의 환경(linux) 관련 질문
1
118
2
Arty Z10 관련 문의
1
95
2
13장 파이프라인 질문 드립니다.
1
134
2
Ubuntu 20.04.5 설치관련 문의드립니다
1
147
2
git hub 404 error 도움 부탁드립니다.
1
84
2
latency 개념 구현
1
181
3
비바도 all os버전
1
148
2
초기화를 reset_n 이 '1'일 때가 아닌 '0' 일 때 실행시키는 이유 질문
1
178
2
다운로드용량
1
145
2
비바도리눅스설치
1
149
2
전체path복사넣기
1
132
2
Vivado 2025.2 리눅스 설치 후 실행 에러와 솔루션 (libxv_commontasks.so)
1
339
2
explorer.exe오류
1
219
3
mobaxterm설치오류
1
222
2
./build시, waveform 'divide color' 사용
1
117
2
Latch와 관련하여 (Time borrowing, Latch-based design)
1
253
2
clean 명령어가 안되는데, 따로 저장해줘야 하는지 궁금합니다.
0
132
1
안녕하세요 설치 관련 질문 드립니다.
1
127
3
16장 mealy 설계.
1
136
2
14장 Cycle 관련, Testbench 코드.
1
148
2
21강(16장) 초기값 설정이 적용되는 시점 질문
1
109
1