inflearn logo
강의

강의

N
챌린지

챌린지

멘토링

멘토링

N
클립

클립

로드맵

로드맵

지식공유

설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)

[HDL 4장] 저장을 위한 기본 로직! D FilpFlop 을 이해하기 (Latch 를 만들면 안돼요! Flip Flop 을 만드셔야 합니다.)

D F/F gate수와 Cell수의 관계

해결된 질문

858

오리

작성한 질문수 1

1

D F/F gate count = 10 gates라 하셧는데 이게 synthesis 이후에 보이는 cell의 갯수인가요?

fpga 임베디드 verilog-hdl

답변 1

0

설계독학맛비

안녕하세요 :)

D F/F gate count = 10 gates라 하셧는데 이게 synthesis 이후에 보이는 cell의 갯수인가요?

네 맞습니다.

digital logic 의 최종 목적지는 실리콘 웨이퍼 위의 gate level 이겠죠?

gate count 가 곧 Digital logic 의 Area 와 관련이 있고요. 이 Gate count 을 합성 전에 러프하게 계산할때, D F/F 1bit 을 10 gates 로 생각하고 계산합니다.

즐공하세요 :)

Chapter 16 FSM 관련 질문

1

70

2

강의 환경(linux) 관련 질문

1

82

2

Arty Z10 관련 문의

1

64

2

13장 파이프라인 질문 드립니다.

1

103

2

Ubuntu 20.04.5 설치관련 문의드립니다

1

117

2

git hub 404 error 도움 부탁드립니다.

1

72

2

latency 개념 구현

1

157

3

비바도 all os버전

1

128

2

초기화를 reset_n 이 '1'일 때가 아닌 '0' 일 때 실행시키는 이유 질문

1

139

2

다운로드용량

1

113

2

비바도리눅스설치

1

126

2

전체path복사넣기

1

102

2

Vivado 2025.2 리눅스 설치 후 실행 에러와 솔루션 (libxv_commontasks.so)

1

288

2

explorer.exe오류

1

188

3

mobaxterm설치오류

1

147

2

./build시, waveform 'divide color' 사용

1

95

2

Latch와 관련하여 (Time borrowing, Latch-based design)

1

231

2

clean 명령어가 안되는데, 따로 저장해줘야 하는지 궁금합니다.

0

105

1

안녕하세요 설치 관련 질문 드립니다.

1

107

3

16장 mealy 설계.

1

118

2

14장 Cycle 관련, Testbench 코드.

1

121

2

21강(16장) 초기값 설정이 적용되는 시점 질문

1

100

1

20강(15장) - 밀리 머신 관련하여 질문 드립니다.

1

99

2

build에러 질문

0

101

2