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설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)

[HDL 17장] HW 의 동작을 제어하는 FSM 을 이해해보자. (실습응용편)

module output을 정의할 때 reg 유무

879

이동훈

작성한 질문수 7

1

fsm_counter_test module의 input, output을 정의할 때

o_done은 output reg     o_done

 

o_idle, o_running은  output o_idle,    output o_running

으로 정의하였습니다. 

 

o_idle과 o_running은 o_done과 달리 reg가 없이 정의되도 되는 이유를 알고 싶습니다.  

fpga 임베디드 verilog-hdl

답변 1

0

설계독학맛비

안녕하세요 :)

문법상 모듈의 port 에서, reg 를 선언하지 않으면 wire 입니다.

그렇다면 o_idle, o_running 은 wire 이죠?

 

<wire 로 사용>

<reg 사용>

 

"o_idle과 o_running은 o_done과 달리 reg가 없이 정의되도 되는 이유를 알고 싶습니다."

해당 변수들의 타입의 사용처가 wire 인지 reg 인지의 차이 라고 답변드리고 싶어요.

 

즐공하세요 :)

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