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설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)

[HDL 1장] Testbench 에서 Clock 생성하기 ( Clock 이 없는 디지털 회로 설계를 논하지 말라. )

gedit으로 작성했을때

242

jslbum

작성한 질문수 2

1

- 학습 관련 질문을 남겨주세요. 상세히 작성하면 더 좋아요!
- 먼저 유사한 질문이 있었는지 검색해보세요.
- 서로 예의를 지키며 존중하는 문화를 만들어가요.
- 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.
vi를 설치 안하고 gedit으로 코딩했을 때는 build를 어떻게 해야하나요?

fpga 임베디드 verilog-hdl

답변 1

0

설계독학맛비

vi, gedit 은 편집기 입니다.

build 와는 관련이 없습니다.

즉, 영상에 있는대로 따라하시면 되겠습니다 :)

git hub 404 error 도움 부탁드립니다.

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