작성한 질문수
설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
[HDL 1장] Testbench 에서 Clock 생성하기 ( Clock 이 없는 디지털 회로 설계를 논하지 말라. )
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vi, gedit 은 편집기 입니다.
build 와는 관련이 없습니다.
즉, 영상에 있는대로 따라하시면 되겠습니다 :)
