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설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)

[HDL 9장] Signed / Unsigned 를 이해하고 연산 실수를 피해보기 (내가 원한 결과 값이 안나와..ㅠㅠ)

연산자 표현에서 $

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안녕하세요.

정말.. 최대한 찾아보려고 했는데 해당내용을 찾아보기 힘들어 질문을 드립니다.

correct = $signed 에서 $가 의미하는 것이 어떤것인지 알수 있을까요..??

그나마 찾아본 내용중 맞는거 같은건 함수? 를 casting 하는 명령어라는거 같은데.. 그게 맞는지 긴가민가 하여 질문드립니다.

퀴즈

HW 변수에서 오버플로우(Overflow)가 발생하는 근본적인 이유는 무엇일까요?

변수의 이름이 너무 길게 정의되어서

변수가 표현 가능한 값의 범위를 넘어섰기 때문에

클럭 주파수가 너무 높게 설정되어서

리셋 신호가 비활성화 상태이기 때문에

답변 1

지식공유자

안녕하세요 :)

Verilog 에서 "$naming" 은 System task 를 의미합니다.

강의에서는 $display 라는 system task 에 대해 제가 언급했던 적이 있구요. (hello world 할때)

예제 코드내의 testbench 에서도 적극 사용했었어요.

$display 외에 유용한 system task 들이 있구요.

그 부분은 다음 링크를 참고하시면 될 것 같아요.

즐공하세요 :)

ps. 혹시 제가 질문을 잘못이해했을 수 있으니, 추가로 남겨요 :)

correct = $signed

이 문법에 대해 물어보신 거라면,

알고계신대로, Signed Type Casting 에 사용하는 문법입니다. (signed, unsigned 에 대해 공부하시면 이해에 도움이 되시겠죠?)

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