연산자 표현에서 $
237
작성한 질문수 4
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답변 1
0
안녕하세요 :)
Verilog 에서 "$naming" 은 System task 를 의미합니다.
강의에서는 $display 라는 system task 에 대해 제가 언급했던 적이 있구요. (hello world 할때)
예제 코드내의 testbench 에서도 적극 사용했었어요.
$display 외에 유용한 system task 들이 있구요.
그 부분은 다음 링크를 참고하시면 될 것 같아요.
즐공하세요 :)
ps. 혹시 제가 질문을 잘못이해했을 수 있으니, 추가로 남겨요 :)
correct = $signed
이 문법에 대해 물어보신 거라면,
알고계신대로, Signed Type Casting 에 사용하는 문법입니다. (signed, unsigned 에 대해 공부하시면 이해에 도움이 되시겠죠?)
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