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설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)

build 자체 제작 중 에러

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1

먼저 좋은 강의 감사드립니다!

 

모든 코드를 변형하지 않고 직접 작성해보고 싶어서 진행중에 있습니다.

다른 .v 파일이나 clean파일은 제가 직접 작성해서 동작 확인했습니다.

 

하지만 build파일만 직접 작성하면  사진과 같은 에러가 나옵니다.

 

맛비님이 제공해주신 build파일을 복사해서 build하면 실행이 잘 되는 것을 보아선 .v 파일 문제는 아닌 것 같은데 확인 가능하신가요?

 

build 임베디드 verilog-hdl fpga

답변 1

0

설계독학맛비

안녕하세요 :)

개인이 수정한 것들은 봐드리고 있지 않아요. 양해 부탁드립니다.

https://www.inflearn.com/news/312949

기존 build 파일과 비교해보세요.

즐공하세요 :)

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