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설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)

[HDL 2장] Testbench 와 DUT (Design Under Test) 란?

9분 54초 이후에 :vs사용법을 잘 모르겠습니다.

해결된 질문

355

929ok

작성한 질문수 3

1

- 학습 관련 ㅇ문을 남겨주세요. 상세히 작성하면 더 좋아요!
- 먼저 유사한 질문이 있었는지 검색해보세요.
- 서로 예의를 지키며 존중하는 문화를 만들어가요.
- 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.
 
강의를 보던 중 9:54초에서 이전에 작성한 코드를 복사 붙여넣기를 하기 위해 :vs를 하셨는데 그 이후 오른쪽 화면만 vi에디터를 빠져나가게 어떻게 하나요? 리눅스가 처음이라 머라고 검색해야 할지 모르겠습니다.

임베디드 verilog-hdl fpga

답변 1

0

설계독학맛비

안녕하세요 :)

리눅스, vim 사용법 등 강의 외의 내용은 개인이 공부하셔야 할 것 같아요.

이 부분은 미리 양해의 말씀드립니다.

vim 이 어려우시다면, 다른 editor 를 사용하셔도 괜찮습니다 :)

중요한건 Verilog 니까요. (개인적으로 Linux 는 알고 현업에 오시면.. 정말 큰 도움이 되실겁니다.)

 

딱 궁금해 하시던 것을 찾았구요. 다음 링크를 참고해주세요.

즐공하세요 :)

https://m.blog.naver.com/sw4r/221615294671

 

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