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설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)

[HDL 2장] Testbench 와 DUT (Design Under Test) 란?

코드 오류 질문

191

최석원

작성한 질문수 1

1

- 학습 관련 질문을 남겨주세요. 상세히 작성하면 더 좋아요!
- 먼저 유사한 질문이 있었는지 검색해보세요.
- 서로 예의를 지키며 존
중하는 문화를 만들어가요. - 잠깐! 인프런 서비스 운
영 관련 문의는 1:1 문의하기를 이용해주세요.
 
안녕하세요, 학습 중 test bench 코드에 질문이 있습니다.
영상 및 제공된 파일에서와 달리 Enable 신호를 10ns마다 반전되게하여 20ns의 주기를 가진 CLK를 생성해 100ns동안 표현하고 싶어서 코드를 살짝 바꿔 실행을 시키려는데 자꾸 오류가 나옵니다.
왜 이럴까요 ㅠㅠ 도와주세요
 
아래는 오류의 원인이라 생각되는 부분입니다.
always
#5 clk = ~clk;
#10 clock_en = ~clock_en;
initial begin
$display("initialize value [%d]", $time);
clk = 0;
clock_en = 0;
# 100
$display("Finish! [%d]", $time);
$finish;
end

verilog-hdl 임베디드 fpga

답변 1

0

설계독학맛비

안녕하세요 :)

개인 과제는 봐드리지 않는 것을 원칙으로 하고있어요.

양해부탁드려요. :) https://www.inflearn.com/news/312949

해드리고 싶은 이야기는 문법책을 한권 보시면 도움이 되실 것 같아요.

돌려보진 않았구요. (동작은 몰라요) always 를 추가하면 syntax error 는 넘어갈 것 같아요.

즐공하세요 :)

always
#5 clk = ~clk;
always
#10 clock_en = ~clock_en;
initial begin
$display("initialize value [%d]", $time);
clk = 0;
clock_en = 0;
# 100
$display("Finish! [%d]", $time);
$finish;
end

0

최석원

감사합니다!

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