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설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)

[HDL 7장] Combinational Logic 이해하기 (4칙연산 실습. 여러분이 설계하는 디지털로직의 99.99% 는 Combinational + Sequential Logic 입니다.)

이 부분이 시뮬레이션에서 어느 부분을 나타내는거고 무슨의미가 있는건가요??

194

정성은

작성한 질문수 7

2

이걸 작성하는 목적이 무엇인가요??

fpga verilog-hdl 임베디드

답변 1

0

설계독학맛비

안녕하세요 :)

코드에 나와있는데로,

Testbench 의 값 과, HW 설계 모듈의 값이 같은지 확인하기 위한 코드입니다. :)

목적 : 제대로 설계했는지 확인용

0

정성은

그 결과화면이 어디뜨는거죠??

0

설계독학맛비

run 누르셔서 보시면, tcl console 에 있습니다 :)

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