인프런 커뮤니티 질문&답변

작성한 질문수

설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)

HW 가속기의 비밀인 Pipeline 을 이해해보자 (실습편)에서 질문 있습니다.

작성

316

- 학습 관련 질문을 남겨주세요. 상세히 작성하면 더 좋아요! 
- 먼저 유사한 질문이 있었는지 검색해보세요. 
- 서로 예의를 지키며 존중하는 문화를 만들어가요. 
- 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.

아직 베릴로그 구문에 익숙하지 않아 질문드립니다. @는 ~할때라는 의미로 받아드리고 있는데 다음 구문을 보면,

10 기다리고, 상승엣지일때 디스플레이를 띄운뒤 for문이 동작하기 시작하는데, 

for문이 시작하고 하강엣지 일때마다 i_valid, i_value값을 넣어준뒤 for문이 끝나고 

다시 하강엣지에서 i_valid와i_value의 값을 0으로 해준다... 라는 뜻으로 받으드렸습니다. 

중간에 @(posedge clk)은 무슨의미로 들어간 건가요..? 값을 하강엣지마다 넣어주는건데 이 구문이 필요가 있나요 ? 

제가 이해한 대로 클럭 그림을 그려봤는데 이게 제대로 이해한게 맞는 건가요 ??

================

하강 엣지일때는 i_valid와 i_value에 값을 넣고

밑의 상승엣지일때는 i를 i+1로 바꾸는 용도인가요 ??

fpga 임베디드 verilog-hdl

답변 1

설계독학맛비

지식공유자

안녕하세요 :)

중간에 @(posedge clk)은 무슨의미로 들어간 건가요..? 값을 하강엣지마다 넣어주는건데 이 구문이 필요가 있나요 ?

말씀해주신대로 해당 코드는 현 예제에서는 의미가 없습니다. (지워도 동일하게 동작한다)

잔재? 로 남아있었네요. ㅠ 짧으면 성의가 없어보이니까 굳이 변명을 적자면,

posedge clk 의 동기화를 시키려고 했다가, waveform 상에서 헷갈리실 것 같아서, negedge clk 으로 값을 넣어줬구요. (실제 TB 가 아닌 HW 모듈은 posedge clk 에서 동작. 눈에 값이 들어가는 것을 잘 보여드리려고 negedge clk 을 사용했습니다.)

즐공하세요 :)

royroy

작성한 질문수

전체 Q&A

질문하기