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설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)

[HDL 11장] 설계능력 향상을 위한 Counter 제대로 이해해보기 (실습편)

카운터 코드 질문 드립니다!

244

박준기

작성한 질문수 4

1

안녕하세요 강의 복습중에 의문이 생겨 질문드립니다.

강의에서 카운터를 설계할 때 reg [6:0] cnt를 선언하여 값을 받은 후

o_cnt에 할당을 해주는데 그냥 바로 o_cnt를 always문에 넣어서 값을 받으면 안되나요?

다른 이유가 있는것인지 궁금합니다.

 

 

임베디드 verilog-hdl fpga

답변 1

1

설계독학맛비

안녕하세요 :)

질문 주신대로 output reg [6:0] o_cnt;  로 선언 후, 기존의 cnt 를 대체해서 사용하셔도 무방합니다.

사용 이유는 제 코딩 스타일이 port 선언에는 reg 를 잘 사용하지 않아서 입니다. 

편하신 걸로 사용하시면 돼요.

즐공하세요 :)

0

박준기

감사합니다!

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