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설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)

[HDL 2장] Testbench 와 DUT (Design Under Test) 란?

Testbench ./build 시 오류..

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안녕하세요 Testbench 빌드하는 과정중에

계속 오류가 나서 질문드립니다

코딩은 맞게 했고

비슷한 질문 글 찾아보니 gcc 오류 인가 싶어서

sudo apt install gcc 를 해도 어떤 문제인지 잘 모르겠습니다..

퀴즈

디지털 회로에서 클럭의 주기(Period)와 주파수(Frequency) 관계는 무엇일까요?

비례한다

역수 관계이다

관계없다

항상 같다

답변 2

질문자

정말 감사합니다 하나하나 다 비교해보니 clock 변수 선언에 _en을 해주지 않아서 발생한 문제였어요.

./build 성공하고 waveform 확인하여 파형이 100ns 단위로 잘 나오는것 까지 확인했습니다.

지식공유자

본인이 직접 설계해보면 더 실력 향상이 되실꺼에요! (잘 사용하시라고, 힘들게? 이 환경을 만든겁니다 ㅎ)

즐공입니다 :)

지식공유자

안녕하세요 :)

직접 코드를 타이핑 하신 것 같아요. 좋은 방법입니다. 에러메세지를 해석해보시겠어요?

"clock" 이란 변수가 선언되어있지 않다고 하네요. 타이핑에는 문제가 없을까요?

메세지를 잘 확인해보시면 해결에 도움이 되실꺼에요.

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