Prevent Latch 코드를 보니 궁금한 것이 있어 질문 드려요.

Question

- 학습 관련 질문을 남겨주세요. 상세히 작성하면 더 좋아요! - 먼저 유사한 질문이 있었는지 검색해보세요. - 서로 예의를 지키며 존중하는 문화를 만들어가요. - 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.   맛비님 안녕하세요. 질문 드립니다.   n_state에 임의로 값을 넣어 Latch가 생성되는 것을 막았는데요. 이것을 보니까 Verilog HDL로 설계를 할 때, 제가 Verilog 문법을 어떻게 작성하느냐에 따라 칩 사이즈가 달라질 수 있을 것 같다는 생각이 들어서요. 예를 들어, latch로 설계하려고 한 것은 아닌데 실수로 latch가 생성이 되어서 chip 사이즈가 커지는 경우랄까요? 지금처럼 작은 모듈이 아니라 큰 모듈이라 생각했을 때, 이는 엄청나게 큰 문제가 될 것 같아요. 제가 설계한 모듈의 Netlist?를 확인하는 방법이나 최적화하는 방법이 따로 있을까요?

설계독학맛비 · Answer

안녕하세요 :) 예를 들어, latch로 설계하려고 한 것은 아닌데 실수로 latch가 생성이 되어서 chip 사이즈가 커지는 경우랄까요? Latch 로 설계되면 Chip 사이즈가 커지나요? (잘몰라서 여쭤봅니다.) Timing 에 문제가 있는 걸로 알고 있습니다.   제가 설계한 모듈의 Netlist?를 확인하는 방법이나 최적화하는 방법이 따로 있을까요? 최적화는 경험... 에서 나온다 라고 생각하구요. 여기서 말씀드리기에는 새로운 영역? 이라고 생각합니다.  Latch 같은 경우는, 현업에서 합성 Tool 을 사용하실 텐데요. Latch 발생시 Error 를 띄우도록 스크립팅을 하실 수 있어요. log 상에 Latch 라는 키워드를 검색해보셔도 되구요. 회사마다 쉽게? 검출할 수 있는 방법을 갖고 있을 겁니다. 걱정안하셔도 돼요. 즐공입니다 :)